FPGA를 두 이더넷을 사용하여 사이의 링크를 가리 키 포인트

[dspfpgadevelop]

안녕하세요,

내가 자일링스 FPGA를 두 사이에 데이터를 필요로 전송할 수 있습니다.
유일한 연결이 가능한 케이블을 통해 이더넷입니다.FPGA 인은 PHY에 각각 연결합니다.

난 이더넷 패킷을 보내고받을하도록 FPGA를 간단하게 설계 블록을 사용하여 내부 EMAC합니다.

그렇게 다른 프로토콜을 사용하여 어떤되지 오전 이더넷.아니의 IP, UDP 또는 TCP, 그냥 원시 이더넷 프레임.

데이터 전송 시간이 작품의 가장하지만 또 지금은 오류를 받고 몇 비트 보일 수와에서 온 그들은 어디서 확인할 수 없습니다.난 케이블을 가지고 다양한 노력과 결과도 냉각 아래의 FPGA 및 PHY,.또한 나는 신중하게 확인 FPGA를 <이 -> PHY 인터페이스와 내가 거기 누군지 분명 문제가없고.

제 질문은 이것입니다 :

에있어 그것은 오류 0 %의 데이터를 전송 가능한 모든 언제가는 : EMAC -> PHY를 -> 이더넷 케이블을 사용 -> PHY -> EMAC?또는 오류가 될만한 몇 가지 가지고 난 항상 기대합니다!?

감사

 

[Guest]

[No message]

 

[Ilgaz]

당신은 그것에 대해 확신할 수 있습니다.내 친구가 일자리가 같은 그가 ... 오류가있는 건 아니있어그리고, 자신의 프레임이 있습니다 .. 또한 포장 UDP는
그가 .. 사용하는 Virtex 5 FPGA를 ML506 및 PHY

 

[noman4ever]

5 수 있습니다 virtex에서 코드를 이더넷의 작동을 제공 u는 주시기 바랍니다.난 핵심 라이트를 사용하여 ethenet 맥 오전 뭐하는 통신 B를 FPGA를 / W 등 PC와, 그것은 작동하지만 내가 패킷으로부터 PC를 같은 2 패킷을 보낸 하나 이상, 난 단지 FPGA를 패킷을 하나 얻을.plz 도움말

 

[lucbra]

오류가 없으면 점점 네가시겠습니까 % 100 수, 당신은 CRC를 일종의 일부로 구현해야합니다.UDP는 충분하지가 같은지만 확인 데이터 너의 프로토콜을 구현하는 사업자 수가 사용됩니다.

다른 방법은 스택이 IP가 /됩니다 구현하는 완전한 TCP가.이것은 전송을 보장 에러 데이터.

감사합니다
패

 

[fvm]

없음 데이터 전송 음성 엄격하게 할 수없는 오류.당신은 오류가 각각 uncorrected 들키지 않고 좀 다른 가능성을의the channel's error rate.

요금 예 : 레이어 (무결성에 따라 데이터에 해당 금액의 여분으로 소개 CRC를)과
채널의 오류.분석
이더넷 전송, 첫 번째 데이터 무결성 검사의 데이터가 이미 구현에 인코딩 PHY 4b/5b하여 레이어.MAC CRC가, 이내
하드웨어의 MAC 활성화에 검사는 다음 무결성의 TCP, 다음을함으로써의 IP 및 UDP 체크섬 또는.마지막으로, 응용 프로그램 계층 수 있습니다
그것 추가에 CRC를 자신 있어요.

수신기 원래의 추천에 질문 PHY에 의해 보고된 자주 나타날 에러없이 관찰 비트 PHY 계층에서 오류를
매체 제안 이더넷 (오히려 타이밍 오류의 인터페이스 PHY의 잘못에 전송 오류보다 설계 로직을).의 다른
손의 경우 나쁜 원인을하여 전기 간섭 또는 (당신이 무시 기존 수신기 오류 미디어), 인식하고 있어야 당신은 가끔 들키지
비트 에러.