EDK 제품 system.ucf

[HUYCUONGBK]

system.ucf와 같이 많은 것들을 같은 :
-------------------------------------------------- ---------------------------------------= "sys_clk";

NET을 sys_clk TNM_NET
= "sys_clk";"TSSYSCLK" = PERIOD "sys_clk" 9.9 ns HIGH 50 %;TIMESPEC
"TSSYSCLK은"= 기간 "sys_clk"9.9 NS 높음 50 %;"TSCPU" = PERIOD "cpu_clk" 2.998 ns HIGH 50 %;

TIMESPEC
"TSCPU은"= 기간 "cpu_clk"2.998 NS 높음 50 %;
= B13;

NET을 sys_clk LOC
= B13;= LVCMOS33
;

NET을 sys_clk IOSTANDARD
= LVCMOS33;
이달 "clocks_0/clocks_0/dcm3"LOC = DCM_X1Y0;

# 이달 "clocks_0/clocks_0/dcm4"LOC = DCM_X1Y1;

# 이달는 "BUFGMUX7P clocks_0/clocks_0/clk_bufg"LOC =;
# 이달는 "BUFGMUX6S clocks_0/clocks_0/clkcpu_bufg"LOC =;

NET을 PP_DIR의 TIG;
NET을 PP_DIR 정보 슬루 = SLOW;
NET을 PP_DIR 드라이브 = 2;

NET에서 G6를 fpga_led <0> LOC =; # PMC_CONN4_IO24 (TOP_YELLOW_LED_15) - MSB가
NET은 L7으로 LOC = fpga_led <1>; # PMC_CONN4_IO23 (TOP_YELLOW_LED_14)
NET에서 G5를 fpga_led <2> LOC =; # PMC_CONN4_IO22 (TOP_YELLOW_LED_13)
-------------------------------------------------- ----------------------------------------그리고 더 많은 ......... 나는 그들을 이해할 수 없습니다.
당신은 그들의 말은 나를 알 수 있습니다.
그리고 우리가 우리의 디자인을 사용할 수 있습니다.
좀 있으면 보내주시기 바랍니다, 그것에 대해 file.pdf 있습니다.
감사합니다

[은 / B 층]

 

[Guest]

[No message]

 

[echo47]

그 자세한 내용은 원시적인 배치 위치, 핀 위치, I / O를 운전하는 타이밍 제약 조건, 구성 및 기타 FPGA를 설계.
) "제약 가이드"(cgd.pdf를 참조하여 ISE를 자일링스.그것은 이세의 한의 다양한 설치 설명서의 PDF.

환영 디자인 세계의 야생위한 FPGA로.