EDK 이세에서"내보내기 프로젝트

E

ehsan_iut

Guest
안녕하세요 모두들
난 이세 EDK에서 내 프로젝트를 내보낼 싶었어요.일단 Verilog 모듈로서 그들을 내보내려면, 그건 괜찮 아요.하지만 만약 내가 수출 감지되지 않습니다 이세 모듈을 VHDL
(? 마크)가 그리고 그것은 거기에 관련 라이브러리가되지 않습니다 보여줍니다.
U 도울 수 없다는 걸 점점 내가 VHDL 작업을 선호하는이 문제를 없애 버린 걸까요?

 
그것은 그들이, 당신은 어쨌든 그것을 실행할 수있습니다 물음표 넣어 당신을 귀찮게해서는 안

 
네,하지만 파일 (하위 모듈) 래퍼로 인식되지 않습니다했다.

 

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