DCM에 대해"뭔가를

[shoufeng_luo]

안녕하십니까, 가족 자일링스의 FPGA, DCM을 통해 내가 속인 200MHz의 클럭을 생성를 100MHz의 크리스털을 사용할 수의 클럭으로 사용하도록 / 디

 

[louisnells]

FPGA를 고속 용량에 대해 확실 해요?
어떤 FPGA를 그것을 무엇입니까?
그것의 200MHz까지 속도를 처리할 수 있습니까?

어쨌든 대부분의 일반적인 경제적 FPGA를 (스파르타의 2 "를 100MHz) 좋은 속도로 용량을 가지고있다.

 

[shoufeng_luo]

버텍스 II에 프로 가족 v2p40 참조입니다.
높은 주파수 모드에서 최대 주파수의 200MHz 이상있을 수있습니다.

 

[Guest]

[No message]

 

[louisnells]

귀하의 디자인의 최대 주파수와 함께 - FPGA를 최대 속도 능력의 한계에 문제가되지 않습니다 처리의 200MHz.하지만, 항상 더 나은 최대 설계 및 FPGA의 한계 속도로 스위칭 사이 가드 밴드를 유지.

너무 커 버텍스 시리즈 아닌 가요?
얼마나 비용이?

특별히 당신의 프로젝트는 PowerPC 코어를 사용하고 계십니까?

 

[shoufeng_luo]

하나의 칩 좀 더 다음 1w, 난 FPGA와 설계 초보자입니다 비용.
디자인 파워했을 때, EDK 환경의 여부를 우리가 그것을 acommplish 수있습니다.
오늘 오후에, 난, 출력의 200MHz입니다 frequecy를 100MHz 크리스털을 두 번,하지만 파도가 정사각형이 아닙니다거나 사인파, 높은 수준의 노력 정점, 낮은 수준이 period.can 할에 대한 80 %의 지속됩니다 시계 / 패 장치?

 

[louisnells]

안녕
난 당신의 FPGA에서 파형을보고있는 것 같아요.그럼 내가 이미 아마 대부분의 FPGA의 200MHz 근처의 높은 클럭 속도를 지원하지 수있다.오실레이터 섹션에서 낮은 봅니다.

실제로 어떻게 그 구형파 sinusodal 파도의 조합입니다.다른 주파수 구성 요소 컬렉션에 존재합니다.또한 어떤 FPGA를 처리할 수있는 주파수에 대한 몇 가지 제한이있다.그래서 당신이 낮은 주파수 부분을 확실히 FPGA를 통과하게된다 광장 파도가 적용됩니다.하지만 상단의 주파수 구성 요소를 왜곡 experiance 것입니다.그래서 오 / P는 신호 구형파 형태로 만드는 데 모든 주파수 구성 요소가 필요하지 않습니다.그래서 그들은 당신이 거기에서 볼수 파도가 양식을 양식에 결합되어있습니다.

만약 당신의 'O'의 점진적인 변화 / P는 파도가 양식을 볼 수있는 단계에있는 시계를 아래 단계를하실 수있습니다.

shoufeng_luo 썼습니다 :

하나의 칩 좀 더 다음 1w, 난 FPGA와 설계 초보자입니다 비용.

디자인 파워했을 때, EDK 환경의 여부를 우리가 그것을 acommplish 수있습니다.

오늘 오후에, 난, 출력의 200MHz입니다 frequecy를 100MHz 크리스털을 두 번,하지만 파도가 정사각형이 아닙니다거나 사인파, 높은 수준의 노력 정점, 낮은 수준이 period.can 할에 대한 80 %의 지속됩니다 시계 / 패 장치?

 

[shoufeng_luo]

sysclk의 주파수가 매우 중요하다, 내가 속인 200MHz 이상 지원할 수를 사용하여 장치
오늘 밤, 내 테스트를 통해, 그것을 증명 그 시계의 FPGA에 의해 운전할 수있습니다 생성 / 디
귀하의 suggestion.Thanks 주셔서 감사합니다.