B
Buriedcode
Guest
Hi, I posted a similar question in the DSP forum, probably the wrong place to post it, no-one replied <img src="http://www.edaboard.com/images/smiles/icon_redface.gif" alt="당황" border="0" />글쎄, 난 digita으로 오디오 신호로 변환하는 시스템, 무선 링크의 투자 등.)를 입력한 다음 아날로그로 다시 변환하는 일종 (라디오, 전체 디자인이 보내.포워드 오류 정정도 구현됩니다.
이 시스템 보드에 부쳐왔다 모든 칩이 내장된 프로그램입니다.
전혀 작동하지 않습니다.
거기에는 잘못이 될 수있는 몇 가지 분야가 있지만 확신은 어느 :
이 ADC / DAC는, 또는 CPLD.내가 격자 MACH4A5,
32분의 64 송신기에 대한, 그리고
32분의 32 64를 사용하고 있는데 / 32 수신기에서 (전체 CPLD 스트림을 디코딩하는)이 필요했다.
늘어나는만큼 전환되면, 그리고 그 여동생이 칩은 CS4330A, 둘되는 스테레오
- 델타 시그마 변환기 the CS5330A를 사용했다.
문제는 하드웨어가 될 수 있을까요?난, 너무
Tx는 일, 이것이 CPLD, ADC 및 몇몇 작은 아날로그 물건 좀 5V의 전원을합니다 둘 보드 레귤레이터는 100mA에서 뛰어있어.하지만 Rx에 .... 100mA 2 CPLD뿐만 아니라 DAC와 opamp
등의 전력을하고있다.
그것은 시계가 될 수 있을까요?전에
C -는 직접 CPLD 내부 클럭 버퍼 ()을 통해 모두 Rx Tx는과 연결되어있다는 MAC 12.288Mhz 크리스탈 오실레이터를 사용하고있습니다.그것은 매우 낮은 지터와 정확하게 의미지만, pp에 대해시 9V 출력 측정
<img src="http://www.edaboard.com/images/smiles/icon_eek.gif" alt="충격" border="0" />나는 이러한 CPLD의 쉽게는 ADC / DAC는 조종의 일을
할 수 있지만, 아마도 확신 디자인 '커뮤니케이션'에 부서하는 데 문제가있다
<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="롤링 아이즈" border="0" />
Tx는 Rx에
이르기까지 그 datarate 1.5 / s의입니다테스트 목적으로,이 단순히 Rx 보드에있는 CPLD 핀에 Tx는 보드에있는 CPLD 핀 연결, 그리고 지상 반환됩니다.
마지막으로, 코드.내가 다음 최상위 각 CPLD에 대한 도식에 연결했다 도식과 아벨 코드를 사용했다.그것은 아주 간단합니다.이 Tx는 CPLD,
2 바이트로 분할, 다음 각 바이트 코딩을 사용하여 인코딩 hamming ADC가 데이터를 읽습니다.이러한 2 바이트 (현재 13 비트 각각)를 시작 비트와 정지 비트 각 전송됩니다.이 Rx 단순히 비트 스트림에서,
16 - 비트 단어를 다시 디코딩 및 병합으로 두 바이트로 표시되며, 다음 DAC는이 글을 읽습니다.
시뮬레이션 다 잘하고 하찮은 propegation 지연,하지만 슬프게도, 유일한 것은 DAC는 나온다던대 매우 조용한 노이즈 (은 점점 오른쪽 제어 신호, 그냥 안의 데이터를 시간과 함께 꽤 많은 완벽해 보이는 (격자),)
나는 정보의 많은 실감,하지만
난 며칠 동안에, 정말 만약 누군가 이게뭐 망쳐놓 수도 갈 수있는 제안을했다.아니면 내게 감사하게 될 것이 문제의 범위를 좁히는데 도움이 될 회로 디버깅의 어떤 방법이 끝날 때까지 잠을 잘 수가 없어.(그것은 중요하지, 그냥 버그 날
<img src="http://www.edaboard.com/images/smiles/icon_evil.gif" alt="악의 또는 아주 미친" border="0" />
).
감사합니다,
BuriedCode.
이 시스템 보드에 부쳐왔다 모든 칩이 내장된 프로그램입니다.
전혀 작동하지 않습니다.
거기에는 잘못이 될 수있는 몇 가지 분야가 있지만 확신은 어느 :
이 ADC / DAC는, 또는 CPLD.내가 격자 MACH4A5,
32분의 64 송신기에 대한, 그리고
32분의 32 64를 사용하고 있는데 / 32 수신기에서 (전체 CPLD 스트림을 디코딩하는)이 필요했다.
늘어나는만큼 전환되면, 그리고 그 여동생이 칩은 CS4330A, 둘되는 스테레오
- 델타 시그마 변환기 the CS5330A를 사용했다.
문제는 하드웨어가 될 수 있을까요?난, 너무
Tx는 일, 이것이 CPLD, ADC 및 몇몇 작은 아날로그 물건 좀 5V의 전원을합니다 둘 보드 레귤레이터는 100mA에서 뛰어있어.하지만 Rx에 .... 100mA 2 CPLD뿐만 아니라 DAC와 opamp
등의 전력을하고있다.
그것은 시계가 될 수 있을까요?전에
C -는 직접 CPLD 내부 클럭 버퍼 ()을 통해 모두 Rx Tx는과 연결되어있다는 MAC 12.288Mhz 크리스탈 오실레이터를 사용하고있습니다.그것은 매우 낮은 지터와 정확하게 의미지만, pp에 대해시 9V 출력 측정
<img src="http://www.edaboard.com/images/smiles/icon_eek.gif" alt="충격" border="0" />나는 이러한 CPLD의 쉽게는 ADC / DAC는 조종의 일을
할 수 있지만, 아마도 확신 디자인 '커뮤니케이션'에 부서하는 데 문제가있다
<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="롤링 아이즈" border="0" />
Tx는 Rx에
이르기까지 그 datarate 1.5 / s의입니다테스트 목적으로,이 단순히 Rx 보드에있는 CPLD 핀에 Tx는 보드에있는 CPLD 핀 연결, 그리고 지상 반환됩니다.
마지막으로, 코드.내가 다음 최상위 각 CPLD에 대한 도식에 연결했다 도식과 아벨 코드를 사용했다.그것은 아주 간단합니다.이 Tx는 CPLD,
2 바이트로 분할, 다음 각 바이트 코딩을 사용하여 인코딩 hamming ADC가 데이터를 읽습니다.이러한 2 바이트 (현재 13 비트 각각)를 시작 비트와 정지 비트 각 전송됩니다.이 Rx 단순히 비트 스트림에서,
16 - 비트 단어를 다시 디코딩 및 병합으로 두 바이트로 표시되며, 다음 DAC는이 글을 읽습니다.
시뮬레이션 다 잘하고 하찮은 propegation 지연,하지만 슬프게도, 유일한 것은 DAC는 나온다던대 매우 조용한 노이즈 (은 점점 오른쪽 제어 신호, 그냥 안의 데이터를 시간과 함께 꽤 많은 완벽해 보이는 (격자),)
나는 정보의 많은 실감,하지만
난 며칠 동안에, 정말 만약 누군가 이게뭐 망쳐놓 수도 갈 수있는 제안을했다.아니면 내게 감사하게 될 것이 문제의 범위를 좁히는데 도움이 될 회로 디버깅의 어떤 방법이 끝날 때까지 잠을 잘 수가 없어.(그것은 중요하지, 그냥 버그 날
<img src="http://www.edaboard.com/images/smiles/icon_evil.gif" alt="악의 또는 아주 미친" border="0" />
).
감사합니다,
BuriedCode.