Constrainig ..???를 합성>에 Doubht

[dcreddy1980]

안녕하세요,

내가 constraining에 stnthesis의 doubht을 가지고 ... 특히 놔둘까요 plz가 없습니다 어떤 실수는 우리가 필요로 클럭 대기 시간을 위해 입 / 출력 지연이나 .. 아니 하나의 경우 아래의 방법이 맞는지 ...... 또는 알려줘 :첫 번째 방법 :

DESIGN_NAME = "임시"
DESIGN_NAME을 current_design

/ * 변수 * /
CLK_PERIOD = 2.0
CLK_PERIODH = 1.2
불확도 = 0.1
지연 = 0.6

uniquify

링크/ * 시계 * /
create_clock - P는 CLK_PERIOD - n을 CLK - 파형 CLK_PERIODH (0)) 발견 (포트, CLK
set_clock_latency이 지연) 발견 포트, CLK (
set_clock_uncertainty은 불확실성) 발견 포트, CLK (
set_dont_touch_network의 CLK/ * set_max_transition 번호 * /
set_max_transition 0.25 DESIGN_NAME

/ * 초기화 * /
set_false_path - rst_b에서
set_dont_touch_network)이 발견 포트를 rst_b (

/ * * 지연 추적을 가정합니다 300pS를위한 시계 -> 15pS 및 출력 /
set_input_delay - 시계 clk_i 0.315 대기 시간)이 발견 포트, 아무것도 (
set_input_delay - 시계 clk_i 0.315 대기 시간)이 발견 빈 (포트를,
/ * * 지연 추적을 가정합니다 300pS를위한 시계 - 180pS 출력> 수준의 50nS 및 논리 /
set_input_delay - 시계 clk_i 0.430 대기 시간)이 발견 착 (포트를,
set_input_delay - 시계 clk_i 0.430 대기 시간)이 발견 귀를 멍멍하게하다 (포트를,
/ * * 지연 추적을 가정합니다 300pS를위한 시계 - 480pS 출력> 수준의 50nS 및 논리 /
set_input_delay - 시계 clk_i 0.670 대기 시간)이 발견 EIN이 (포트를,
/ * * 지연 추적을 가정합니다 300pS를위한 시계 -> 150pS 및 출력 /
set_input_delay - 시계 clk_i 0.450 대기 시간)이 발견 지느러미 (포트를,

/ * 설정 모든 출력의 지연 * /
set_output_delay - 시계 clk_i 0.350 대기 시간)이 발견 포트를 뿌루퉁해 (
set_output_delay - 시계 clk_i 0.350 대기 시간)이 발견 포트를 qout (

/ * 지역 제약 * /
set_max_area 0----------------------------------------------

두 번째 방법 ESIGN_NAME = "임시"
DESIGN_NAME을 current_design

/ * 변수 * /
CLK_PERIOD = 2.0
CLK_PERIODH = 1.2
불확도 = 0.1
지연 = 0.6

uniquify

링크/ * 시계 * /
create_clock - P는 CLK_PERIOD - n을 clk_i - 파형 CLK_PERIODH (0)) 발견 (포트, clk_i
set_clock_latency이 지연) 찾을 수 clk_i (포트를,
set_clock_uncertainty은 불확실성) 찾을 수 clk_i (포트를,
set_dont_touch_network의 clk_i

/ * 가상 클럭 * /
create_clock - P를 CLK_PERIOD - n을 clk_v - 파형 (0) CLK_PERIODH
set_clock_latency이 지연) 발견 시계, clk_v (
set_clock_uncertainty은 불확실성) 발견 시계, clk_v (
set_dont_touch_network)이 발견 시계, clk_v (

/ * set_max_transition 번호 * /
set_max_transition 0.25 DESIGN_NAME

/ * 초기화 * /
set_false_path - rst_b에서
set_dont_touch_network)이 발견 포트를 rst_b (

/ * * 지연 추적을 가정합니다 300pS를위한 시계 -> 15pS 및 출력 /
set_input_delay - 시계 clk_v)는 아무것도 0.315 (포트를 찾을 수
set_input_delay - 시계 clk_v)는 빈 0.315, 찾기 (포트를
/ * * 지연 추적을 가정합니다 300pS를위한 시계 - 180pS 출력> 수준의 50nS 및 논리 /
set_input_delay - 시계 clk_v)는 착 0.430, 찾기 (포트를
set_input_delay - 시계 clk_v)는 딘의 0.430, 찾기 (포트를
/ * * 지연 추적을 가정합니다 300pS를위한 시계 - 480pS 출력> 수준의 50nS 및 논리 /
set_input_delay - 시계 clk_v)는 EIN이 0.670, 찾기 (포트를
/ * * 지연 추적을 가정합니다 300pS를위한 시계 -> 150pS 및 출력 /
set_input_delay - 시계 clk_v)는 지느러미 0.450, 찾기 (포트를

/ * 설정 모든 출력의 지연 * /
set_output_delay - 시계 clk_v)가 삐죽 0.350 (포트를 찾을 수
set_output_delay - 시계 clk_v)는 qout 0.350 (포트를 찾을 수

/ * 지역 제약 * /
set_max_area 0

감사합니다
Chaitanya

 

[Guest]

[No message]

 

[anjali]

CLK 가상, 그렇지 않으면 그 CLK 진짜면 '이름 것입니다'옵션을 지정할 동안 CLK 생성, 그건.

스크립트에 모두, 당신이 사용한 이름, 그럼 모두 지연하는 가상 clks 지정 하시다면 &과 존경합니다.그럼 아무런 차이가 있어요.

면, 당신의 다음 목표는 지정하는 경우, 다른 스크립트 CLK 지연 wrt 하나의 스크립트에서 실제 CLK를 wrt 가상의
비동기 등 clks하거나 만들 주파수 차이를한다면 그 clks가 가진 위상은 diff 또는.

면, 그 R은 생성된 CLK CLK보다 다른 모듈의 그 clks를 일반적인 가상 wrt, 우리는 지연이 피의 정의는 I /.

 

[Guest]

안녕 dcreddy1980

*********************전파 지연으로 비교하는 계정에 대한 온칩 지연 클럭 실제시계가 도착 시간에 소스 칩 (흥망)로 상승과에서 가을 번 누릅니다.**********************

--->, you dont need to specify the clock latency.) / 출력이 입력하는 경우 설계에서 계층적 설계 (작은 디자인, 그런 것 같아 내가 대기 시간을 시계는 1에서
/로 클럭 도메인,
지정하기 위해 당신이 무슨말을해야합니다.그 경우에 대한 상황이 더 이상 내가 방향만 짐작 복잡한 세부 사항을 더 내게 알려주시기 바랍니다.
Rgrds