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xtcx
Guest
안녕 친구!, 난 버텍스 사용 project.And - 4, 자일링스 ISE8.2i a QPSK 커뮤니케이 션을하고 있어요.내 ADC 및 DAC는 CLK 입력에서 100 MHz의 순서로 작업이 필요합니다.우리의 회로에서, 우리는 별도의 크리스털 또는 ADC를위한 발진기 \에서 PCB DAC는 제공하지 않았습니다.따라서 프로그래밍, DAC는 CLK의 핀이 \ 하나의 FPGA 입력 핀을의 ADC를 할당하는 데 사용합니다.그리고 코딩에, FPGA를 통해 ADC가
\ DAC는 핀 100MHz의 클럭의 FPGA 시스템을 강제한다.이제 문제는, 내 디자인 timming (로 표시 합성 신고). 그럼이 ADC는 \ DAC는
100MHz CLK 운전에 어떤 문제가
만들어 줄래 43MHZ만을 달성했다?.는 FPGA 100MHz 또는 43MHZ
줄 것인가? ... 어떻게 FPGA를 100MHz로 ADC를 \ DAC는 제공할 것입 내 디자인의 최대 timming 43MHZ에만?. 제발 좀 도와 주라.미리 친구
!..... 더 이상 진행되지 수있습니다 ... 감사합니다
예.코딩을 ...,
(
엔티티
(
)
건축 ......
...
.
.
시작
ADC_CLK <= Sys_clk; - ADC는 100MHz로 지정
DAC_CLK <= Sys_clk; - DAC는 100MHz로 지정
프로세스 (CLK)
시작
....
.
.
...
최종 공정;
\ DAC는 핀 100MHz의 클럭의 FPGA 시스템을 강제한다.이제 문제는, 내 디자인 timming (로 표시 합성 신고). 그럼이 ADC는 \ DAC는
100MHz CLK 운전에 어떤 문제가
만들어 줄래 43MHZ만을 달성했다?.는 FPGA 100MHz 또는 43MHZ
줄 것인가? ... 어떻게 FPGA를 100MHz로 ADC를 \ DAC는 제공할 것입 내 디자인의 최대 timming 43MHZ에만?. 제발 좀 도와 주라.미리 친구
!..... 더 이상 진행되지 수있습니다 ... 감사합니다
예.코딩을 ...,
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엔티티
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건축 ......
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시작
ADC_CLK <= Sys_clk; - ADC는 100MHz로 지정
DAC_CLK <= Sys_clk; - DAC는 100MHz로 지정
프로세스 (CLK)
시작
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최종 공정;