-"Blackbox 전환

[nikhilindia85]

안녕하세요 guyz.can IP.so 어느 한 방법으로 그 급한 Blackbox approach.its 내 디자인을 확인할 수있습니다 변환할 내 디자인을 암호화하는 말

 

[sam536]

다시 U 자사의 긴급 상황 및 문제는 여기에 명확하지 말한다.디자인은 그것이 만들어 졌을까요?.블록 다이어그램 또는 FSM 또는 HDL을하거나 또는 ...???. Netlist

당신이 형식을 Verilog 설계에 있다고 가정합니다. 암호화하기 전에, 당신은 알고, 사람을 이용하려고하기만하면됩니다.암호화 시뮬레이터에 의존합니다.그것은 만약 사용하여 암호화됩니다 Verilog - XL에, 그 다음 암호화된 코드를받는 사람도 있어야합니다 Verilog - XL에 함께 그것을 시뮬레이션하는 것을 의미합니다.

Verilog - XL에 절차.
1.추가 보호`와`소스 코드로 endprotected.

2."보호"Verilog yourfilename.v 실행

컴파일러 파일에 대한 "ourfilename.vp"라고 생성됩니다.

그래서 각 암호화 방법에 대한 귀하의 도구 공급 업체를 확인하십시오.안부,
샘

 

[Guest]

[No message]

 

[nikhilindia85]

안녕하세요 sam.my 디자인 Verilog HDL을 format.i에 다니다가 해달라고 확인하려면 do.i 확인하는 방법에 대한 simulations.specman에 대한 NCsim 종지를 사용하고 알고있는41 분 후 올린날짜 :샘 고맙습니다