-"Asyn 설정 / 재설정

[satiah]

안녕하세요 ..

만약 비동기 설정으로 변환하는 방법 / FF로에서 리셋 동기입니다 알고 싶어요.아니 HDL을 코드입니다.Asyn 설정 / 재설정 FF로 추가 하드 도자기.

내가 한 가지 방법은 등록을 설정 / 재설정 신호가 거기에 다른 방법인가요 ...

감사합니다

 

[Guest]

[No message]

 

[jjww110]

U를 사용하여 표준 셀합니까?또는 직접 설계도를 그릴?를 사용하면 불러 표준 셀, 당신은 핸드폰으로 바꿀 수있습니다

 

[satiah]

안녕하세요 ..

자사 schmatic.추가 3 분 후 :보다 명확해서 ..

이러한 asyn FF로 alredy 프리셋의 FPGA이다.만약 내가 다시 그렇게 내가 완전히 opimized 하드웨어에 대한 lookig 오전 내 자원의 낭비 신호 내 설정 동기화 다른 FF로 /를 사용하여 신호를 동기화 ..

 

[Guest]

U 연속 2 플립 퍼 가질 수있습니다
하나 둘 자신의 재설정 재설정에 연결된
둘 다 자신의 시계를 한 시간
그리고 두 번째 플립 플롭에서 출력 싱크로너스 재설정됩니다

 

[laglead]

변화는 엄청날 것이다.

 

[satiah]

안녕하세요 셀마 ..

만약 내가 답장을 통해 UR에서 잘못이 아니란 걸 내가 뭘 이해는 ...
자사의 FF로 두 번 다시 동기화 회로 metastability을 피하기 위해 사용하는 ()와 같은과 같은 재설정 및 클럭 출력을 동기화하는 데 재설정 다시 연결되어있습니다.설명해 주시기 바랍니다 재설정하는 방법에 동기화 ...

 

[Shurik]

그건 설정 asynchronize 설명 / Verilog에 (DFF) 재설정됩니다

(posedge 설정 또는 재설정 posedge 또는 posedge CLK)은 항상 @
(리셋)하는 경우
질문 = 0;
다른 경우 (세트)
질문 = 1;
그 밖의
질문 = D 조

이건 설정을 동기화 설명 / Verilog에 (DFF) 재설정됩니다

항상 (posedge CLK) @
(리셋)하는 경우
질문 = 0;
다른 경우 (세트)
질문 = 1;
그 밖의
질문 = D 조