ASIC 세계 인터뷰 질문

[vlsi_maniac]

안녕 모두, 나는 아래의 질문에 대한 의심이 있습니다. Q : 아래의 다이어그램 참조, 간단히 경로 B의 전파 지연을 줄일 수 없다면 어떻게 우리가이 문제를 해결 할 경로 B에서 클럭 신호의 전파 지연은 경로 A.에 비해 너무 높으면 무슨 일이 일어날 지 설명 ? 우리가 데이터 도착 시간이 증가되는 등이, 규정 사이 빗 경로를 삽입하면 잘 맞습니까?

감사합니다

 

[user_asic]

왜함으로써 경로 AB의 스큐 클럭을 감소 클럭 신호에 의해 본 지연을 증가 경로에서 버퍼를 사용하지, 다음 남아있다 스큐 뭐든 계정에 T를 조정? 편집 : 더 정교 : TCP 허용 최소 클럭 주파수있다면, 우리가 가진 : TCP> Tpd (최대)이 시스템을 통해 전파 지연입니다 = Tskew + Tpd (최대). 이것은 FFs 내에서 지연, 상호 지연 및 지연 조합으로 구성되어 있습니다. 따라서 조합 지연을 증가하는 것은 TCP를 증가합니다! 우리가 스큐 부정적인 시계 (최초의 FF는 eariler CLK있다) 때문에, 우리는 Tskew 줄이고, 따라서 시스템의 주파수를 증가한다. 우리가 긍정적인 스큐 클럭을 사용하는 경우 시간이 더 안정적으로 작동하는 시스템의 클럭 신호에 추가해야하기 때문에, 그때 가장 높은 작동 주파수가 감소됩니다. 즉, 데이터 FF1에 도달했습니다! FF2 준비가 필요에 지점을 뭐죠하지만 시계 었소은 FF1에 도달? 그것은 오직 시스템 성능을 감소시킵니다.