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mjelahi
Guest
난 그 구현되었습니다 설계를위한 Verilog 코드를 가지고
버텍스 - 4.내 목표는 ASIC에 구현이 디자인을 가지고있습니다.The
문제가 지금 당장 FPGA를 포팅 관련 기반으로하는 데
ASIC의 설계.내가 케이던스으로 합성이 디자인 읽기
도구, 난 IDELAYCTRL, ODDR, BUFG에 대한 몇 가지 해결되지 않은 레퍼런스를 얻고
BUFR, BUFIO, BUFGMUX_VIRTEX4.이러한 모듈은 설계에 배치됩니다
은 다음과 같습니다 :IDELAYCTRL - DCM에 연결된
ODDR - DCM에 연결된
BUFG - DCM에 연결된
BUFR - SERDES에 연결된
BUFIO - SERDES에 연결된
BUFGMUX_VIRTEX4 - DCM에 연결된그건 마치 특정 및 자일링스는 자동으로하는 이러한 모듈
Verilog 코드 DCM 및 SERDES 부품을했을 인스턴스
구성 도구를 사용하는 자일링스.당신이 친절을 안내 주시겠습니까 뭐
거기에는 다음에 대한 코드 이런 componets에 대해 어떻게해야
내 코드는 디렉토리에있는 모듈은?다른 사람이 일종의 경험
ASIC을 때 FPGA를 이동하기 전에 문제를 기반으로 구현?추가 1 분 후 :난 시간이 좀 Verilog 코드와 자일링스 버텍스 4로보고 지출
설명서.다음 내 연구와 관련된 몇 가지 질문이있습니다 :
1) - BUFG
에서 단순 클럭 버퍼를 시계.그것은 내가 그것을 제거할 수있는 것
CTS 자신이 구현할 수있는 ASIC에 구현.
2) - BUFIO
에서 단순 클럭 버퍼를 시계.그것은 이것을 제거할 수있는 것
하나의 ASIC 구현을위한 기능도 변경하지 않고
행동과 CTS 알아서 해.
3) - ODDR
데이터 전송 속도를 두 번 등록할 수있습니다.하지만 내가 가진 Verilog 코드에서, 그것이
그냥 출력 클럭의 사본을 전달하는 데 사용되는 (이
정보 ug070.pdf에서 확인할 수있습니다 - 페이지 324).참고 ODDR
을 가지고 있었을 특별히 것과 같은 D1에 입력 1'b1 고정 구성되어
과 D2에 입력 1'b0로 고정됩니다.설명서에 따르면 자일링스
FPGA를 직물에 이르기까지 시계가 앞으로이 방식을 사용하는 것이 좋습니다
출력 핀에.
자, 지금 당장 나를 방해하는 두 가지 질문이있습니다
ODDR에 관해서.첫째, 무슨 이유 자일링스 권해드립니다
이 스키마를 사용하여 무엇을이 방법으로 활용 무엇입니까?
만약 내가 내의 ASIC이 필요 ODDR 둘째, 누군가가 나를 말할 수
출력 구현 전달 (대한 클럭)?
4) - BUFR
능력을 갖춘 Clock-in/clock-out 버퍼 입력을 나눌
클럭 주파수.내 경우에는이 버퍼에 그냥 시계를 나눈입니다
두 가지에 의해 주파수.가전 입력 핀을 1'b1 및 CLR 입력 핀으로 고정됩니다
열려있습니다.
자, 내 질문은 그게 무엇인지 가장 효율적인 쉬운
ASIC의 구현이 대체?난 그냥 카운터를 기반으로 사용할 수
접근 2 개 또는 다른 DCM 삽입해야에 의해 주파수를 나눌
이 중 하나 이상이 문제를 해결하는 더 좋은 방법을?
5) - BUFMUX_VIRTEX4
2 클럭 입력, 하나의 클럭 출력 클럭 버퍼, 그리고 선택
이는 그것이 본질적으로 클럭 라인 멀티플렉서을 의미합니다.참고
(즉, 모두 하나의 다른 시계는이 사건의 요인이됩니다
clk1 200 MHz 이상입니다 clk2 400 MHz 이상).
하나 들어, 나는 간단한 먹스를 사용할 수 있지만 그것을 고장 원인이됩니다
즉석에서 출력을 할 때 '를 선택 라인'을 변경합니다.난 좋은 발견
웹 리소스
(http://www.design-reuse.com/articles/5827/techniques-to-make-clock-
스위칭 - 글리 - free.html)
무료로 클럭 먹스를 결함을 구현하지만 나는 기술을 제시
확실 하진이
이 문제를 해결하기 위해 권장되는 방법.그래서, 어떤 지침이 중 하나이다
매우 감사.
6) - IDELAYCTRL
불행히도, 나는 완전히이 목적을 이해하지 않습니다
모듈입니다.설명서 (ug070.pdf - 당신이 의사를 쉽게 찾을 수있습니다
그냥 구글에서 검색)에 의해 다음과 같은 명시된 바와 같이합니다 :
IDELAYCTRL 모듈 전압 편견, 독립적인 프로세스를 제공합니다
전압 및 온도 변화에 도청 라인을 사용하여 지연
고정 주파수 레퍼런스 클럭, REFCLK.이것은 매우 acccurate 수있습니다
튜닝 지연됩니다.
그러나 정확히 어떻게?이건 설명이 나를 불안하게 유지됩니다
그래서 설명서에 제한이있다.그 출력 핀 (RDY) 참고
내 경우에는 열어 놓으 셨네요.또한 문서에 의하면
구현되지 않은 도구 될 수 RDY / 무시됩니다.
RDY - 준비
준비 (RDY) 신호를 나타냅니다에서 IDELAY 모듈
특정 지역을 보정합니다.RDY 신호 deasserted 경우 REFCLK
개최 높거나 낮은 클럭 동안 하나 또는 그 이상이다.만약 RDY deasserted입니다
저가, IDELAYCTRL 모듈을 재설정해야합니다.구현 도구
RDY 않은 수 있도록 / 무시됩니다.
하지만이 그냥 이해가되지 않습니다.어떤 모듈을 사용
누구
전적으로 출력을 그냥 열어 놓고 무엇입니까?아니면 방법이 모듈을 수행할 수있습니다
RDY되지 않은 포트와 교정?마지막으로, 당신을 생각하면
내 ASIC의 구현이 모듈이 필요 한가?
모든 의견 매우 감사합니다.
버텍스 - 4.내 목표는 ASIC에 구현이 디자인을 가지고있습니다.The
문제가 지금 당장 FPGA를 포팅 관련 기반으로하는 데
ASIC의 설계.내가 케이던스으로 합성이 디자인 읽기
도구, 난 IDELAYCTRL, ODDR, BUFG에 대한 몇 가지 해결되지 않은 레퍼런스를 얻고
BUFR, BUFIO, BUFGMUX_VIRTEX4.이러한 모듈은 설계에 배치됩니다
은 다음과 같습니다 :IDELAYCTRL - DCM에 연결된
ODDR - DCM에 연결된
BUFG - DCM에 연결된
BUFR - SERDES에 연결된
BUFIO - SERDES에 연결된
BUFGMUX_VIRTEX4 - DCM에 연결된그건 마치 특정 및 자일링스는 자동으로하는 이러한 모듈
Verilog 코드 DCM 및 SERDES 부품을했을 인스턴스
구성 도구를 사용하는 자일링스.당신이 친절을 안내 주시겠습니까 뭐
거기에는 다음에 대한 코드 이런 componets에 대해 어떻게해야
내 코드는 디렉토리에있는 모듈은?다른 사람이 일종의 경험
ASIC을 때 FPGA를 이동하기 전에 문제를 기반으로 구현?추가 1 분 후 :난 시간이 좀 Verilog 코드와 자일링스 버텍스 4로보고 지출
설명서.다음 내 연구와 관련된 몇 가지 질문이있습니다 :
1) - BUFG
에서 단순 클럭 버퍼를 시계.그것은 내가 그것을 제거할 수있는 것
CTS 자신이 구현할 수있는 ASIC에 구현.
2) - BUFIO
에서 단순 클럭 버퍼를 시계.그것은 이것을 제거할 수있는 것
하나의 ASIC 구현을위한 기능도 변경하지 않고
행동과 CTS 알아서 해.
3) - ODDR
데이터 전송 속도를 두 번 등록할 수있습니다.하지만 내가 가진 Verilog 코드에서, 그것이
그냥 출력 클럭의 사본을 전달하는 데 사용되는 (이
정보 ug070.pdf에서 확인할 수있습니다 - 페이지 324).참고 ODDR
을 가지고 있었을 특별히 것과 같은 D1에 입력 1'b1 고정 구성되어
과 D2에 입력 1'b0로 고정됩니다.설명서에 따르면 자일링스
FPGA를 직물에 이르기까지 시계가 앞으로이 방식을 사용하는 것이 좋습니다
출력 핀에.
자, 지금 당장 나를 방해하는 두 가지 질문이있습니다
ODDR에 관해서.첫째, 무슨 이유 자일링스 권해드립니다
이 스키마를 사용하여 무엇을이 방법으로 활용 무엇입니까?
만약 내가 내의 ASIC이 필요 ODDR 둘째, 누군가가 나를 말할 수
출력 구현 전달 (대한 클럭)?
4) - BUFR
능력을 갖춘 Clock-in/clock-out 버퍼 입력을 나눌
클럭 주파수.내 경우에는이 버퍼에 그냥 시계를 나눈입니다
두 가지에 의해 주파수.가전 입력 핀을 1'b1 및 CLR 입력 핀으로 고정됩니다
열려있습니다.
자, 내 질문은 그게 무엇인지 가장 효율적인 쉬운
ASIC의 구현이 대체?난 그냥 카운터를 기반으로 사용할 수
접근 2 개 또는 다른 DCM 삽입해야에 의해 주파수를 나눌
이 중 하나 이상이 문제를 해결하는 더 좋은 방법을?
5) - BUFMUX_VIRTEX4
2 클럭 입력, 하나의 클럭 출력 클럭 버퍼, 그리고 선택
이는 그것이 본질적으로 클럭 라인 멀티플렉서을 의미합니다.참고
(즉, 모두 하나의 다른 시계는이 사건의 요인이됩니다
clk1 200 MHz 이상입니다 clk2 400 MHz 이상).
하나 들어, 나는 간단한 먹스를 사용할 수 있지만 그것을 고장 원인이됩니다
즉석에서 출력을 할 때 '를 선택 라인'을 변경합니다.난 좋은 발견
웹 리소스
(http://www.design-reuse.com/articles/5827/techniques-to-make-clock-
스위칭 - 글리 - free.html)
무료로 클럭 먹스를 결함을 구현하지만 나는 기술을 제시
확실 하진이
이 문제를 해결하기 위해 권장되는 방법.그래서, 어떤 지침이 중 하나이다
매우 감사.
6) - IDELAYCTRL
불행히도, 나는 완전히이 목적을 이해하지 않습니다
모듈입니다.설명서 (ug070.pdf - 당신이 의사를 쉽게 찾을 수있습니다
그냥 구글에서 검색)에 의해 다음과 같은 명시된 바와 같이합니다 :
IDELAYCTRL 모듈 전압 편견, 독립적인 프로세스를 제공합니다
전압 및 온도 변화에 도청 라인을 사용하여 지연
고정 주파수 레퍼런스 클럭, REFCLK.이것은 매우 acccurate 수있습니다
튜닝 지연됩니다.
그러나 정확히 어떻게?이건 설명이 나를 불안하게 유지됩니다
그래서 설명서에 제한이있다.그 출력 핀 (RDY) 참고
내 경우에는 열어 놓으 셨네요.또한 문서에 의하면
구현되지 않은 도구 될 수 RDY / 무시됩니다.
RDY - 준비
준비 (RDY) 신호를 나타냅니다에서 IDELAY 모듈
특정 지역을 보정합니다.RDY 신호 deasserted 경우 REFCLK
개최 높거나 낮은 클럭 동안 하나 또는 그 이상이다.만약 RDY deasserted입니다
저가, IDELAYCTRL 모듈을 재설정해야합니다.구현 도구
RDY 않은 수 있도록 / 무시됩니다.
하지만이 그냥 이해가되지 않습니다.어떤 모듈을 사용
누구
전적으로 출력을 그냥 열어 놓고 무엇입니까?아니면 방법이 모듈을 수행할 수있습니다
RDY되지 않은 포트와 교정?마지막으로, 당신을 생각하면
내 ASIC의 구현이 모듈이 필요 한가?
모든 의견 매우 감사합니다.