alterastratix 2 -"에서 우리가 할 수있는

[Guest]

안녕
메신저 알테라의 Stratix FPGA를 사용하여 2는 4와 8 향상된 PLL은 빠른 PLL을하는 데있습니다.
수 2 MHz의 레퍼런스 클럭을 사용하여 전 980 Msps 클럭을 생성할 수 있도록이 FPGA를 사용하여 전
이유는 메신저의 FPGA 코딩과 나는 새 240 MHz 이상의 DAC는 경우의 출력에서 얻을에 dqpsk 변조기 설계가 (죄송 어떠한 기술적인 용어로 문제가있을 수도있습니다, 어떤 하나의 내 의문을 명확히 좀 도와 줘요)

감사합니다

 

[mmarco76]

귀하의 입력 클럭이 겨우 2 MHz의 난 당신의 일부에 PLL은 입력으로 그것을 만들 throuble을 거라고 생각합니다.
전부 그들은 작동하지 않는 한도 이상의 PLL 대역폭.
내가하는 Stratix 2 중 하나를 사용자가 아닙니다 (당신은 알테라의 웹 사이트 등)를 확인한다지만 일반적으로 아무것도 16MHz를 받고있습니다.
또한 입력을 빠르게 CLK와 expecially 만약 당신이 주파수를 너무 높이 치켜들어 FPGA를 고려하여야한다.

또한 초당 980Msps = 980 메가 샘플,하지만 당신은 뭔가 다른 뜻 같아요.
내 말은 1Msps = 10 ^ 6 각 1MHz의 CLK.

 

[Guest]

[No message]

 

[fvm]

Stratic II에 PLL을 내려 2 MHz의 입력 클럭을 지원합니다.VCO는 주파수가 980 MHz의 빠른 속도 학년에서만 구할 수 있지만 것이 일반적인 로직 코어 주파수에서 작동하지 않을 수있습니다.저기 옮겨 그러나 시계는 단계를 결합하여 다른 기술, 듀얼 에지 레지스터 또는 전용 시리얼 하드웨어를 사용하고있습니다.240 MHz 이상 DQPSK 어쨌든이 가능해야합니다.