AHDL 설명서 및 LCELL 정보

[Guest]

요즘 @ ltera ACEX1K50 어디 칩이 있어야 충분히 빨리 디자인을 기반으로 일하고지만, 툴 형편없는 결과를 생성합니다.난 관련 질문은 이전했고 ngjh (많은 감사에서 중요한 힌트를 받았다!)

하지만 다음 단계는 아직도 어려운 좋은 설명서 LCELL하고 다니다 그곳에 관한 발견을 찾을 @ ltera 웹 사이트에 자신의 지원 질문에 대한 검색에도 불구하고있다.내 문서 또는 그 원시에 대한 링크를 주셔서 감사합니다.

그런 업체를 사용하여 감소 특정 일이지만, 큰 문제가 늦으면 그 부분을 내가 관리하는 특정 구성 요소의 격리시키도록하는 코드의 이동성 알아요.그리고 난 칩이 특정 제품의 수명을 어쨌든하는 동안 변경되지 않습니다 믿습니다.

Additionaly, 그건 마치 VHDL 대신 그 속도에 대한 중요한 부분을 AHDL를 사용하여, 난 더 생성 논리를 더 노골적인 통제.좋은 경우에는 문서 또는 도서 어딘가 AHDL 취재도 따라서 난 정말 궁금해.

사전에있는 모든 도움을 주셔서 감사합니다

테드

 

[ngjh]

다시, 나

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="아주 행복한" border="0" />'ACEX 1K 당 프로그래머블 로직 디바이스 제품군 데이터 시트'에 알테라의 웹사이트를 확인 아래의 '설명 기능'.저기, 정보 ACEX의 내부 구조에 관한 찾을 수있습니다.

LCELL (르) 하나의 논리 요소를 사용하여 구현됩니다.참조 페이지에 16, 제가 LCELL의 입력이 어떻게 생각 하나 4 LUT의 입력을 점유하고 출력 우회 등록 철망을 뚫고 간다 생각합니다.

캐리와 CASCADE는 그곳에 대해서는, 그들이 방법의 일종입니다
지연을 최소화.시나리오 XOR 함수 8 레 필요 상상해보십시오.프리미티브를 사용 하게나과 함께, 연구실 내에있는 모든 레 함께 묶여있을 수있습니다.없이 원시, 레 몇 Labs의 주위에, 따라서, 지연 증가 흩어져있을 수도있습니다.그럼 내가 말하고 싶은 건 이해 해 주길 바래

<img src="http://www.edaboard.com/images/smiles/icon_lol.gif" alt="어머나" border="0" />

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당신은 수도 도움말에서 더 많은 정보를 찾습니다 Maxplus 관두에 의해 (을) rtus 제공하는 파일입니다.

내가 AHDL B4를 사용 havent.당신이 맞을 수도있다.그러나, 당신은 통제와 비슷한 수준 VHDL을 사용하여 얻을 수 있어야합니다.그냥 여러분의 코드를 낮은 수준에서 작성되었는지 확인합니다.

알테라에 따르면, AHDL 모든 알테라의 대리점에서 구입하실 수있습니다 매뉴얼입니다.

 

[Guest]

[No message]

 

[wjhzhx]

AHDL ABEL 언어처럼, 그럴 수있어 더 생성 논리를 더 노골적인 제어를 얻을 수 있지만 너무 시간 낭비입니다 시뮬레이션 문제가있다면 귀하의 디자인을 간단하지가 않습니다