A
Aoxomox
Guest
안녕 모두,
내가 가진 DSP 보드 설계 오전 ADSP
- 21161N.내 아이디어는 외부 데이터 포트 8ns SRAM을 연결했다.최고 50MHz의 입력 클럭과 코어 주파수 PLL은 X2와 요인에 의해 생성됩니다해야한다 -> 100MHz.그러면 내가의 DSP의 타이밍 요구 사항에서 내 구성을위한 거기 유효한 "이자 유일한 3.25ns"tDAD "데이터를 선택하면 주소에 대한 최대 지연 시간은 5.5ns / 개발비 데이터 유효"낮은 발견 멋졌죠.두 번째로 내 칩과 함께,하지만이 처음에는 결코 가능하지 않은 것일 수도있다.내가
왜 (5ns 찾아야만) Sharc와 asynchron 작업을위한 최고 50MHz의 SRAM은 200MHz 이해가 안 돼요.
아무도 도와 줄까요??
, 여러분 모두 감사
aOxOmOx
내가 가진 DSP 보드 설계 오전 ADSP
- 21161N.내 아이디어는 외부 데이터 포트 8ns SRAM을 연결했다.최고 50MHz의 입력 클럭과 코어 주파수 PLL은 X2와 요인에 의해 생성됩니다해야한다 -> 100MHz.그러면 내가의 DSP의 타이밍 요구 사항에서 내 구성을위한 거기 유효한 "이자 유일한 3.25ns"tDAD "데이터를 선택하면 주소에 대한 최대 지연 시간은 5.5ns / 개발비 데이터 유효"낮은 발견 멋졌죠.두 번째로 내 칩과 함께,하지만이 처음에는 결코 가능하지 않은 것일 수도있다.내가
왜 (5ns 찾아야만) Sharc와 asynchron 작업을위한 최고 50MHz의 SRAM은 200MHz 이해가 안 돼요.
아무도 도와 줄까요??
, 여러분 모두 감사
aOxOmOx