8:52 도움 "SDFA 오류 : timingcheck 대기 찾는 데 실패했습니다

[Guest]

자위대는 Synopsys에 의해 생성되는 파일과 Verilog XL에에 게이트 레벨 시뮬레이션, 오류에서 "(대기가 발생합니다
(조건 RN == 1 (posedge 패)) (조건 RN == 1 (negedge CKN)) (0.052:0.055:0.055))" 자위대,하지만 때 "((posedge 패) (negedge CKN) (0.052:0.055:0.055))",
대기, sdf 파일을 변경하기 위해 확인을 왜?
난 조건 "키워드"없이는 자위대를 작성할 수 있습니까?아니면
내가 어떤 비동기 리셋 (negedge CKN, posedge D 조 & &
& _docheck1, 100000.0:100000.0:100000.0로 "$ 개최가 D 플립 - Flop 설명 시뮬레이션 라이브러리를 변경해야합니다
, 알리미); "?

 

[cdic]

자위대 버전을 확인하면 디자인 컴파일러에서 출력

 

[Guest]

2.1 자위대의.만약 내가
sdf 파일에 "write_sdf - veriosn 1.0", "조건"키워드를 사용합니다.Verilog - XL에 자위대
1월 2일를 지원하지 않는다?그리고 노스캐롤라?

 

[kfy]

일반적으로, 자위대 버전을
개간 체계입니다.
귀하의 경우에, 당신은 SDPD 확인하는 (주) 사이는 아니지 여부 Verilog 및 Synopsys 또는 동일합니다 경로 지연에 따라 shold.<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="놀랐나" border="0" />

 

[roli]

보기 주제 :

http://www.elektroda.pl/eboard/ftopic68055-0-0-asc-.html

아주 가까운 문제 해결.이건 DC 출력 및 Verilog 자위대 사이의 비호 환성 문제를 해결하기 위해 2 옵션을 사용합니다 :
1.펄 스크립트, 또는 수정
2.수유 Primetime하여 직류, Primetime 지금은 Verilog와 호환되는 새로운 자위대 출력, 생산하는 데 자위대 & Netlist 생성.

희망이 도움이 ....