6분은 HDL - 93은 HDL - 180

[visualart]

내가 그리워 scriptor는 Synopsys하여 Cusb IP 코어 synthisis.
나 좀 도와 줄래?
DC를 실행할 때, 그것은 많은 경고에 따라 보고서 :
"잠재적인 시뮬레이터 - 합성 불일치 색인 경우. HDL은 -93"배열의 크기를 초과했습니다
"가변 '는'일상에 ... 읽어되고 있지만 함께 블록의 타이밍 제어에, 거기에 시작가 발생하지 않습니다.은 HDL - 180"

경고를 어떻게 다룰 수 있을까?

티아

 

[jkfoo]

은 HDL - 93에 대한 경고, 만약 당신이 당신의 색인 배열의 크기를 초과하는 일은 절대 없을되어 있는지있다면 당신은이 경고를 무시할 수있습니다 선언했다.HDL을위한 - 180, 가변 또는 신호 '는'감도를 목록에 포함되지
않은 경우,이 경고를 해결하기
위해 필요합니다.하루의 끝에서, 어떠한 불일치 게이트 - 레벨 시뮬레이션 또는 공식적인 확인을 실행하여 캡처한 수있습니다.

 

[visualart]

감사 jkfoo.
에 대하여은 HDL - 93,
수 있도록 그들을 무시합니다.

the은 HDL - 180, 그들이하는 오류를 쓸 때 다음과 :

([0] 또는 [1])
항상 @시작
b =
끝
이유는 '['로 varbile
'을 쓸 수없습니다]'?

 

[Abner]

visualart 썼습니다 :

감사 jkfoo.

에 대하여은 HDL - 93, 수 있도록 그들을 무시합니다.the은 HDL - 180, 그들이하는 오류를 쓸 때 다음과 [0] 또는 [1]) 항상 @

시작

b =

끝

이유는 '['로 varbile '을 쓸 수없습니다]'?

 

[joe2moon]

([0] 또는 [1])> 항상 @
> 시작
> b =;
> 끝

아니면
그냥, (들어 [1:0]) [1:0]와 b 쓸 수있습니다
항상 @
조 (a)
시작
b =;
끝
[도구
a, b는 어차피 변수의 길이를 확인합니다 ...]

 

[visualart]

오, 감사 다.
내 코드로 수행 :
[10시 reg] [3시];
[1:0 reg] b;
[15시 reg] C;
.
.
.
([0] 또는 [1]이나 [2] 또는 [3
항상 @])
[1:0 reg] x;
x = b 시작;
케이스 (x)를
.
.
.
기본값 : C = (4'b0,를 [x]);
endcase

내가 컴파일 할 때, 그것은 정보 위 (은 HDL - 180) 나 정보.
왜?
내가 어떻게 수정할 수 있습니까?
티아

 

[jkfoo]

방법에 대해,([0] 또는 [1]이나 [2] [3] 또는
항상 @ b)
항
...

 

[visualart]

같은 경고했다.은 HDL - 180