45nm에서 DFF 기반의 구분선을 사용하여 9GHz에서 신호를 나누십시오.

[wuwoze]

안녕하십니까, 제 눈엔 45nm 기술 노드에서 링 오실레이터를 구현했습니다. 링 오실레이터는 인버터 11 단계를 가지고 있으며, 링 오실레이터의 속도가 9GHz입니다. 출력은 DFF 기반의 구분선에 연결되어있다, 또한 45nm 기술 노드에서, 그리고 주파수가 멋지게 2 나뉘어져 있습니다. 그러나 모든 이들은 Spectre 시뮬레이션에 있습니다. 현실 세계에서 DFF 기반의 구분선은 주파수의 범위 (8GHz ~ 11GHz) 나눌 수 있는지 궁금해. 나는 DFF 기반의 구분선에 대한 자세한 시뮬레이션을 수행 있고, 그것은 분할기는 12GHz까지 최대의 주파수를 나눌 수 있다고 표시됩니다. 45nm 기술 노드에서 VDD가 0.9V이다. 감사합니다! [크기 = 2] [색상 = # 999999] 이시간 57분 후 추가 : [/ 색상] [/ 크기]가 높은 속도 문제의 어떤 종류가 있을까요? 윌이 인덕턴스, 커패시턴스, 또는 저항 문제 같은? 미안 아날로그 디자인에 좋은 아냐. 감사합니다.

 

[Mazz]

065CMOS 2에 의해 TPSC 구분선의 프로 페셔널 - 제품 구현 - 디자인은 시뮬레이션에 따라하는 최대 6.2GHz의 주파수 (실험 -도 - 포스트 레이아웃 시뮬레이션의 설계) 및 측정과 함께 개발되었습니다. 몸조심 : 회로도 및 레이아웃 시뮬레이션에서 큰 차이가있을 수 있습니다. 레이아웃이 매우 높은 전문 수준에 할 수 할 일이 정말 중요합니다. 물론 기생 문제가 많이있을 것입니다 ... 나는 도움 바랍니다. Mazz

 

[roadbuster]

[인용 = wuwoze]이있다는 고속으로 문제가 어떤 종류의 수 있을까요? 윌이 인덕턴스, 커패시턴스, 저항 또는 같은 문제? [/ 인용] 이것은 45nm 프로세스에 8 11GHz 주파수 분할기를 설계하기 위해 명확하게 가능합니다. 많은 사람들이 그것을 완료했습니다. 유일한 문제는 그 주파수에서 작동에 충분한지 여부 또는 * 디자인 *되지 않습니다. Mazz 말했듯이, 당신은 추출, 포스트 레이아웃 netlists에 따라 시뮬레이션을해야합니다. 약도와 포스트 레이아웃 시뮬레이션 차이점은 대역폭의 GHz의 가치를 몇 계정 수 있습니다. 여기 0.18um 프로세스에 구현 5.8GHz D - FF의 구분선에 대한 논문입니다. 당신은 유사한 디자인을 수행하면, 당신은 너무 많은 문제없이 8 - 11GHz를 처리할 수 있어야합니다.

 

[wuwoze]

여러분의 조언 주셔서 감사합니다. 이봐, 난 정말 정말 기분 나빠. 나는 링 발진기의 각 단계를 증가한다. 나는 가능한 한 라우팅으로 최소화하기 위해 노력하지만 구분선의 레이아웃은 평균입니다.

 

[wuwoze]

그것은 이후 심에 11 단계 - 인버터 링 오실레이터는 5.6GHz 실행할 수 밝혀지 및 구분선은 - - 2 6.25GHz 신호를 처리할 수 있습니다. 그러나 SS 분할기이 TT 또는 프 링 오실레이터를 처리할 수 없습니다. 그러나 그들의 인스턴스는 최대 60 미크론이다.

 

[husseinadel]

동적에 대한 래치, 분배기는 입력 신호 진폭 / 주파수에 따라, 낮은 주파수 제한뿐만 아니라 고주파를 가지고, 마이클 녹색으로이 문제에 대한 이야기 종이있다