3:57에 내가 어떻게합니까?

F

floatgrass

Guest
내가 사용하는 경우 디자인 분석기, 컴파일을하기 때문에 그 memeory 도구로 컴파일되지 않을 수있다라고 저는 제가 Verilog은 RTL 코드를 작성, 거기에 코드에서 메모리입니다.그래서 어떻게 할 것인가?

 
보통, 메모리
두지은 RTL Verilog 코드에서 컴파일됩니다.그것은 메모리 공급 업체에 의해 제공됩니다.artison FIFO, sdrm 등 시뮬레이션을위한 도구는 RTL Verilog VHDL 코드를 생성할 수있는 메모리를 생성하는 도구를 가지고있습니다.Synopsys의에 db 형식을 직접 사용하는 파일, 설명서를 PDF 제품 ........

 
만약 내가, 어떻게 그걸로 디자인 분석기에 거래를 할 메모리 컴파일되지합니까?
제가 컴파일을
할 때 격리?과 대처 방법을 읽어 whith / 로직 및 타이밍 시뮬레이션을 만드는가?
내가 그것을 이해할
수 없다?

 
유 하나를 생성하는 ur 디자인 서비스 회사 또는 메모리 컴파일러를 요청할 수있습니다. DB 또는 매크로 셀이 메모리. lib에있습니다.작업 표준 셀 ur. DB를하는 것과 같습니다.
이. DB 또는. lib에 디자인 규칙, 타이밍 정보를 포함, 핀 드라이버 /로드합니다.그래서 유 ur이 도서관은 RTL 코드를 연결할 수있습니다.

 
나의 선호하는 methogology 메모리에 대한 래퍼를 사용하는 것입니다.이것
래퍼는 미등록 인터페이스 (I / O를) 필요로하여 디자인하여 제공하고있습니다.
그렇다면 적어도 두 개의 메모리 lib 디렉토리를 만듭니다.
1) 행동 : 이것은 메모리의 구현은 RTL입니다.당신은 그것을 사용하는
이유는 훨씬 더 빠르게 발전했다.
2) 공급 업체 모델 : 당신은에서받을 이것은 메모리 모델
ASIC을 공급합니다.당신과 같은 래퍼를 사용하기만하면 운영중지된 강제
당신이 업체 모델에 대한 래퍼 안에서 신호가 필요하지 않습니다.

당신이 두 모델의 최상위 모듈을 볼 수있는 동일한 inteface있다.
그럼하여 공급 업체에 모델의 행동과 saparate libbraries에서 퍼팅
단순히 한 가지를 더 빠르거나 할 시뮬레이션 라이브러리를 선택하기 전에
타이밍 시뮬레이션.만약 당신이 시도하는 많은 업체가 그것도 매우 유용합니다.

 
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