20dBm CMOS PA의 포스트 레이아웃 시뮬레이션 결과와 문제

[hmsheng]

안녕하세요, 모두, 나는 20dBm의 출력 전력과 함께 두 단계 2.4GHz CMOS PA를 설계했습니다. 시뮬레이션 결과는 미리 레이아웃 시뮬레이션에 좋다. 그러나 포스트 레이아웃 시뮬레이션에서 PA 이득은 20dB를 감소! 단 C가 추출되면 결과는 좋다. 그래서, 게인 감소가 기생 R에 의한, 그리고 게이트 저항 (~ 200 옴)는 주요 기여자입니다. 우리는이 시뮬레이션 결과를 신뢰해야하는가? 사후 및 사전 시뮬레이션 결과를 닫습 수 있도록하는 방법? 감사합니다 hmsheng

 

[dick_freebird]

게이트 저항의 일부 부분은 모델 안에, 일부 외부해야합니다. 당신은 추출이 parasitics (또는 "이중 계산"아니라는 것을 확인하려는 수도있는 경우, 당신은 바로 preLPE / 시뮬레이션 postLPE 모델 옵션을 선택, 때로는 기생 추출 합리를 얻을 수있는 유일한 방법은 엉망 원시 모델을하는 것입니다 주변) 네트리스트에서 parasitics에 의해 다시로 적용됩니다 것들을 밖으로 데리고.