2006년

[cltong]

오류가있다 :
@ 이메일 : CG165 : "이메일 : \ Verilog \ 새로운 \ cqpic100d \ PIC100D \ Verilog \ DATARAM.V": 27:10:27:22 | 불법 defparam.매개 변수 LPM_WIDTHAD 모듈에 lpm_ram_dq를 찾을 수없습니다.

Verilog의 소스 코드 :

모듈 dataram (주소,,, CLK, datain, dataout 쓰기)을 읽고;
입력 [8시] 주소;
입력을 읽고;
입력 작성;
입력 CLK;
입력 [7시] datain;
출력 [7시] dataout;

lpm_ram_dq 유 (
. 데이터 (datain),
/ /. (주소), / 주소 / BANK3의 완전한 이행 - 0
. (주소 [6시]), /
주소 / BANK0 전용
/ /. inclock (CLK)
. outclock (CLK)
. 우리는 (쓰기),
. 질문 (dataout)
);

/ / defparam u.LPM_WIDTHAD = 9; / / LPM_WIDTHAD
BANK3 (풀 구현 - 0)
defparam u.LPM_WIDTHAD = 7; / / LPM_WIDTHAD (BANK0에 한함)
defparam u.LPM_WIDTH = 8;
defparam u.LPM_INDATA = ""미등록;
defparam u.LPM_ADDRESS_CONTROL = ""미등록;
defparam u.LPM_OUTDATA = ""등록;

endmodule

 

[Guest]

[No message]

 

[jcchan]

당신은, 당신은 "] 나 mem [0:127]"[7시 reg delcare 수있는 예를 들어, synplify 숫양의 FPGA 합성 장치에 의해 자동으로한다 매크로 될 다른 방법을 시도해 볼 수있습니다.