2004년

[horzonbluz]

안녕, 내 친구.
오늘은 문제가 발생합니다.합성 때 디자인, 타이밍 제약 difficultly에 도달합니다.하지만 난 합성 a subdesign, 타이밍 constains 쉽게 도달하는 것입니다.왜 이런 일이?
이시기 문제는 subdesign에 대해 동일한 설정 제약 합성 때 독립하거나 높은 디자인.

 

[firewire2035]

다른 방법을 지정하지 않으면 당신을 위해 Synopsys의 설계 복잡도에,베이스 wireload 모델을 선택합니다.귀하의 두 합성 세션 타이밍 보고서의 처음 몇 줄을 확인 wireload 다른 모델을 사용합니다.

 

[horzonbluz]

당신이 틀렸어요.내 두 조건에 제약 동일합니다.cuased라고 생각하기 때문에 나는 그것이 내 최고의 디자인에 너무 많은 subdesigns.the subdesign의 경로는 어쩌면 매우 중요한 경로가되지 않습니다 가기 설계 합성에 subdesign.그래서 혼자 synthesising의 합성 결과가 좋지 않다.

 

[farhada]

전에
당신이 합성 디자인 flaten려고 노력하는 대신에 기반 최적화 flaten : ed를 디자인
할 적이 있습니까?

난 당신이 할 수있는 가정과 당신 floorplaner 대한 guildlines 필요가없습니다.

여러분의 의견을보고, 감사 하겠어요

BR,
/ 여보

 

[firewire2035]

horzonbluz 썼습니다 :

당신이 틀렸어요.
내 두 조건에 제약 동일합니다.
cuased라고 생각하기 때문에 나는 그것이 내 최고의 디자인에 너무 많은 subdesigns.
the subdesign의 경로는 어쩌면 매우 중요한 경로가되지 않습니다 가기 설계 합성에 subdesign.
그래서 혼자 synthesising의 합성 결과가 좋지 않다.

 

[Guest]

[No message]

 

[horzonbluz]

안녕하세요, firewire2035.
아래에있는 내 와이어 부하 모델에 대한 내 리포트입니다 :
와이어로드 : 자세한 내용 (사용 report_wire_load)
wire_load_mode 가기
UMC18_Conservative wire_load_model_max
UMC18_Conservative wire_load_model_min

두 가지 조건에서 그들은 동일합니다.합성들을 때, 나는 항상 "로 설정 auto_wire_load_selection 거짓"와 와이어로드 모델 임명을 사용합니다.
더, 난 항상 가기 와이어로드 모드를 사용합니다.그래서 우리는 당신이 그런 말을하는 조건으로 간주 있다고 생각합니다.하지만 난 내 디자인을 평평하게하려고 노력하지 않아요.너희가 좋은 타이밍에 관한 조언 및 지역 또는 개선을 줄이기 위해 설계 평평 경험?

 

[firewire2035]

차라리 어떤 보여주는 네 타이밍 보고서 머리글 wireload 모드에서 사용되는 반면 계층 traversing보고 싶은데.모듈은 실제로 한 wireload 모델을 사용하는 경우에만 강제로, 당신은 WLM 스위치를 볼 수없는 것입니다.

가기 wire_load_mode 맞습니다.그러나 만일 당신이 스크립팅 경우, 귀하의 환경 설정을 덮어 뭔가의 possbility 고려해보십시오.

만약 당신이 단 하나 wireload보고, 그 다음 가능성 팬아웃 문제가 사용되고있습니다.타이밍 보고서 승 생성 /에 팬아웃 및 증분 타이밍.대형 incr 타이밍에 대한, 그리고 운전 중 휴대하고 팬아웃은 봐.

난 단지 당신이 내 의견을 말할 수있게, 내가 그걸 평평하게 디자인 위에 명시된 이유로 특정 계층 @처럼.하지만 미래를 디버깅 목적을 위해 계층 구조를 보존하기 위해 여러.