17:46의 DDR SDRAM을 라우팅 질문

G

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안녕!
`현재의
DDR SDRAM을 가진 프로젝트에
대한 작업 마일 - 보드.
난 4xSDRAM 칩은 64 비트의 메모리 서브 시스템에 (16 배속 폭) 사용
그리고 CK는 4 그룹 / CK는가 #,에 DM (), DQ (), DQS () 신호
하지만`의 DDR SDRAM을 라우팅에 대한 어떤 recomendations를 찾을 수 없다
(CK는 / CK는 #,에 DM (), DQ (), DQS () 그룹에, 길이 흔적 흔적 스큐
단체 등) 간의

난`마일에서 WWW에서 정보를 찾을 수 있지만 내가 발견한 모든 시도 추천에 대한 라우팅
의 DDR SDRAM을 내가 / 개의 DIMM 소켓에 보드에 CPU를 하나의 칩 ()과 같은에서 F.하지만 난이
SDRAM을 칩 온보드.

라우팅에 대한 수의 DDR SDRAM을 공유하는 경험이 누구?

***
감사합니다, 블로우

 
@ an348 보드 설계 가이드라인 ltera 부분을 참조하십시오.

http://www. ltera.com/literature/an/an348.pdf
@http://www. ltera.com
@ / 기술 / 메모리 / SDRAM을 / 나 mem - ddr_sdram.html

 
안녕 블로우,

http://developer.intel.com/products/chipsets/

인텔 855GME ----> http://www.intel.com/design/chipsets/embedded/855gme.htm<img src="http://img.photobucket.com/albums/v712/newbie777/intel.jpg" border="0" alt=""/>그냥 어떤 인텔 칩셋에 대한 현재 가이드의 다운로드, DDR 메모리 전략 라우팅에 대한 가이드를하고있다.

안부,
새내기

 
만약의 DDR 인터페이스 유에
ur 드라이버에 대한 유 perporm 타이밍 anlysis 추가, DQ, DQS 위해 줄 수있는 최대 길이는 어느 정도 유노 윤호 온 inorder 신호 및 시간 설정을 만나 요구 사항을 개최했다.

 
마찬가지로 당신에게서, 이해
1) 당신은 당신의 보드에 메모리 버스를 운전하는 것 같다는 칩이,
2) 및 SDRAM을 직접 기판에 부착된 모듈 또는 다른 방법을 위해, 당신은 SRAM은 볼을 오른쪽으로 최대의 유연성을 가지고있다.

따라서,이 문제로부터 라우팅 제약은 어디에서 온한다

1) 버스 드라이브 칩의 설계 가이드.아웃 바운드에 얼마나 스큐 그것이 있나요?인바 운드에서 얼마나 참을 수 있을까?CLK와 주소 사이의 지연이 뭐죠?거기에 얼마나 많은 스큐 btw DQ / dqs입니까?DQ에 스큐 얼마나 인바 운드 / dqs 그것을 참을
수 있을까?
2) 무엇을 올바른 작동을 위해 SDRAM을 공급 업체로부터 사양입니까?

사양에
1 & 2에서 바탕으로, 시스템 보드의 지연과 타이밍에 소요되는 예산을 충족 올 수 및 길이 제약을 라우팅로 번역 ...

 
이런 서류는 그것이 내가 도움을 수 있다고 생각하는 모습이 그것을 유
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당신이 방금 핀 위치는 다르다 DIMM의, 사용하는 것과 동일한, 그들은 온라인에서가 아니라, 칩 측면.4 칩 : 병렬 8 라인.
버퍼된 될 아마 CLK있다.
왜냐하면 당신은 EEPROM이 타이밍 정보로 가득 안해 봤어요 BIOS를하여 칩 - 타이밍에 대해 알고있다, 사민당.

 
이 첨부된 의사를 확인하십시오.
내가 그룹당의 DDR 신호 라우팅을위한 기준으로 언급했다.마찬가지로 다른 신호 그룹을 정의할 수있습니다.

nikhil
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이것을 보면
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