14:15의 DDR2 신호 무결성 시뮬레이션 & 타이밍 예산 calcula

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aps2itm

Guest
안녕하세요 모두들 ...

전원 QUICC 프로세서와 분석 결과를 다음은 SSTL 18 수신기가 신호에 신호 품질에 영향을 미칠 인터페이스 최근 시뮬레이션된 a MHz/533 Mbps의
DDR2 266 메모리가

터미네이션 값 (ODT)이의 올바른 선택
데이터 유효 창이 & 타이밍 마진 (안구 폭 & 안구 높음)
타이밍 예산 계산 (읽기
및 쓰기 사이클)
슬루율
오버 -
& 쏴에서 촬영
크로스 얘기 분석

의심이 있으면 언제든지 당신을 도울 수있다는 DDR2 메모리 인터페이스와 관련있다.

 
<a href="http://www.komputerswiat.pl/nowosci/wydarzenia/2010/50/wielki-konkurs-urodzinowy-rozstrzygniety-poznaj-liste-zwyciezcow.aspx"> <img align="left" src="http://www.komputerswiat.pl/media/2010/322/1511649/mazda2-zajawka.jpg" /></a> Zakończyliśmy Wielki Konkurs Urodzinowy Komputer Świata. Przekonaj się kto wygrał niesamowitą Mazdę 2.<img width='1' height='1' src='http://rss.feedsportal.com/c/32559/f/491281/s/109982c5/mf.gif' border='0'/><br/><br/><a href="http://da.feedsportal.com/r/88740396955/u/0/f/491281/c/32559/s/109982c5/a2.htm"><img src="http://da.feedsportal.com/r/88740396955/u/0/f/491281/c/32559/s/109982c5/a2.img" border="0"/></a>

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안녕,
난 Allegro 내 디자인에 대한 사용
7월 15일 GXL, 그리고 시뮬레이션된 the의 DDR2 데이터와 주소 버스가
있지만 요점은, 내가 이해할 수없는 / 시뮬레이션 그래프에서 생성된 어떤 논리 추론하고있다.
단계 방법에 의해 단계를 통해 정말 정의된 기준 (266 MHz 대역)에서 일하는 것이 어떤 결론을 유추할 수 날씨 디자인 가이드 plz 날 수있습니다.

또한 제약 전에 값을 어떻게 설정합니까를 알고 싶습니다.상대적으로 전파 지연, 신호 무결성, 타이밍, 그리고 ECsets (Allegro)에서 라우팅을 위해.

그건 정말 내 디자인에, 나 좀 도와 줘요
나는이 높은
.. 의무가있을
것이라고감사와 안부
Niraj

 
안녕
유 예산 계산 (읽기
및 쓰기 사이클 타이밍에 대해) 설명할 수있다.

 
안녕 Niraj,
DQ & DQS과 주소 입력란에 대한 조건이 로딩 주소를 제외하고 버스를 타기 위해보다 더 많은 수입과 같은 양방향 데이터 버스의 신호.
신호의 품질을 찾을 수있는 가장 좋은 방법은 눈을 분석 - 다이어그램 수신기입니다.SSTL은 18 일 DDR2 메모리 동작하는지 이해해야한다 신호 이후 주먹 SSTL.SSTL 1.8 브이 (SSTL 1 스텁 시리즈 종료 로직 참조

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="차가운" border="0" />

JEDEC에서 JESD8 - 15a.pdf (박사) 무료입니다.
이 선생 high1
& 심판 낮은 전압 logic0 존중을위한 싱글 - 엔드 입력 신호 레벨
및 차동 입력 로직 레벨 찾으십시오.
눈 다이어그램에서 눈을 찾아
- 오프닝, 슬루율 derating
& 눈 높은 다른
ODT 올바른 논리를 설정해야합니다.
내가 멘토 그래픽스 Hyperlynx
7월 7일 사용 해왔다.종지 SI는 소프트웨어의 생각도하지 않는다.하지만 둘 다 한 가지 방법 또는 다른 동일합니다.
만약 당신이 원하는지 더 자세하게 작성하시기 바랍니다 무료로 떨어졌다.

아미트요올린날짜 25 분 후 :안녕 Venkat

상위 수준의 예산을 세 가지 구성 요소를
포함 타이밍
변속기 스큐
수신기 스큐
보드 스큐 예산

송신기와 수신기를 왜곡 장치 데이터 시트에서 얻을 수있습니다.그런 다음 설치하고 고정 부분에 대한 분할되어있다.

이 보드 스큐 DDR2 인터페이스를위한 예산을 가장 중요하고 다음
찾기 위해 디자인을 시뮬레이션합니다
ISI (DQ & DQS)
누화 (DQ & DQS)
소음 VREF
경로 길이 불일치
혓바닥 불일치

자세한 내용은 당신의 DDR2 메모리 공급 업체의 데이터 시트를 참조할 수있습니다.

아미트요

 
거기에 어떤 길이의 클럭 및 DQS에 대한 요구 사항과 일치하는가?

 
유 종단의 DDR2의 계획에 대해 말해 줄 수 있나?

 
sandhya.im 썼습니다 :

유 종단의 DDR2의 계획에 대해 말해 줄 수 있나?
 
안녕 아미트요,

어떻게 인터페이스를 내게 보내주시기 바랍니다 수 IC에서, 포인트의 DDR2 메모리 및 플래시 장치와 같은 데이터 시트에서 특히 무엇을 확인합니다.

설치 및 시간 잠깐의 계산 ()처럼.

SI는 동안, 총기 모델에서 우리 모두가 이러한 매개 변수를 확인하고 우리 theortical 계산을 얻을 수있습니다.

내가의 DDR2 SI는 시뮬레이션에 대한 자세한 내용은 하셨어요?당신은 제게 알려주시기 바랍니다.

안부
ragh

 
안녕하세요,
내가 PCB의 SI는 Allegro의 DDR2 시뮬레이션을 위해 사용하겠습니다.지금까지 제가이 제약 매니저의 데이터 시트와 AP
- 노트에 따르면 전파 지연이 모든 분 제약 / 맥스와 상대했다.또한 PCB의 배치
및 레이아웃 섹션에 대한 라우팅을 지시했다.또한 총기 모델을 구축하고 관련된 부분의 DDR2 라우팅을 기다리고 오전 시뮬레이트이 처음이다.내가 라우트의 DDR2 얻을 무엇을해야합니까?DQ, DQS와 다른 신호에 대한 실행 시뮬레이션?내가 어떻게 DQ와 DQS 또는 CLK와 사이의 skew를 볼 수있습니다 / -
감사합니다,
준결승

 
안녕하세요,

어떤 도구를 사용하면 시뮬레이션을 위해 사용하고 있습니까?
무엇 백엔드 인터페이스입니다 (프로세서 DDR2 인터페이스에 사용되는) 그 말의 뜻은 전.안부
Raghu

 
난 Allegro PCB의 SI는 도구를 사용하고있습니다.버텍스에 연결되어있어 그의 DDR2 - 5.
준결승

 
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