1 Verilog 인터뷰 Ques 번호

[verilog_always]

모두 안녕
Verilog에서 어떻게 진술 하나만 써주세요 디코더 기능을 할 수있는가?는 점에서이 날 내게 물었에서 시체가 도움을 어떤 수, interveiw.

 

[ankit12345]

를 사용하여 조건부 할당 연산자.

 

[nand_gates]

여기 .. 한 방법은

코드 :

모듈 디코더 (

/ /이 출력

dout,

/ / 입력

귀를 멍멍하게하다

);

입력 3시] 딘의의 [;

출력 15시] dout의 [;

= (딘의 == 15, 딘의 == 14, 딘의 == 13, 딘의 == 12 dout을 할당

귀를 멍멍하게 == 11, 딘의 == 10, 딘의 == 9, 딘의 == 8,

귀를 멍멍하게 == 7, 딘의 == 6, 딘의 == 5, 딘의 == 4,

귀를 멍멍하게 == 3, 딘의 == 2, 딘의 == 1, 딘의 == 0);

endmodule / / 디코더

 

[Guest]

[No message]

 

[Mr.Anonymous]

코드 :

= (딘의 == 15) dout을 지정?
15 :

(딘의 == 14)?
14 :

(딘의 == 13)?
13 :

.....................

(딘의 == 1)?
1시;