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shastri.vs
Guest
안녕하세요,
내가 디자인 RTL의 오전 초급.
나 VHDL에서 SPI의 코어를 설계입니다.합성기를 사용하는 자일링스의 이세.
내가 레지스터를 구현하는 데 대해 혼란 있습니다.내가 사용하는 SPI는 분석은 DSP를 일부 TMS가 어떤 레지스터, 데이터 레지스터 등이 사양은 그 구성 포함, 8-10 레지스터
지금 내 문제는 이러한 규정을 구현 어디로.윌 이들 은행 등록 중 일부 부품 또는 SPI의 모듈.
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나 VHDL에서 SPI의 코어를 설계입니다.합성기를 사용하는 자일링스의 이세.
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지금 내 문제는 이러한 규정을 구현 어디로.윌 이들 은행 등록 중 일부 부품 또는 SPI의 모듈.