형식은 내가 RTL 또는 네트리스트를 수정해야 실패?

[chc1625]

안녕하세요, 전 이런 형식에 대한 초보자입니다. 이제는 형식을 사용하고 실패를. 내가 LEC를 전달하기 위해 RTL를 디버그하고 수정하는 방법을 알고 싶어요. 여기 보고서는 다음과 같습니다 "1 실패 비교 포인트 (1 일치, 0 타의 추종을 불허) : 심판 DFF 심판 : / WORK/fft/tw_0_c_reg17 Impl DFF0X impl : / WORK/fft/tw_0_c_reg17"RTL에서, 나는이 정의 : ... .. 등록은 [17시]을 체결 tw_0_c; 와이어 [35:0] tw0; ..... (활성화) tw_0_c 시작하면 항상 @ (posedge sys_clk)가 시작

 

[lostinxlation]

단지 최종 실패를보고 실패 이유를 알 수 없습니다. 문제는 실패 실패 또는 단순히 실패를 매핑에 기여하는 논리 콘에서 어딘가에있다. 첫째, 아무도 남아 있습니다 unmapped 퍼 있는지 확인하십시오. 실패 로그를 게시합니다.

 

[dianin]

당신은 질의 응답에지도와 같은 SVF 파일을 제공하고 있습니다. DC / DCT 및 DC에서 생성된이 파일은 자동으로 생성합니다. 당신은 공증이 파일을 제공하지 않은 경우 다음 먼저이 파일을 읽고 true로 synopsys_auto_setup 변수를 설정합니다.

 

[rca]

normaly LEC 도구는 실수를하지 않았다. 하지만 수있는 - 당신이 LEC를 통과하여 RTL 코드를 수정하여 절대해야하거나 일부 가이드라인은 LEC 도구 공급자가 제공하는 따를 수 있습니다. B - 때 당신이지도 요점을 놓치고 누락된 파일, 라이브러리를 확인하기 위해 로그를 분석해야합니다 failled ... C - 당신은 또한 hierarchicaly하는 하위 모듈 failled를 찾아 RTL 코드가 올바르게 LEC 제대로 합성되지 않았거나없는 어떤 찾을 수 있도록 디자인 크기를 줄이기 위해 LEC 할 수 있습니다. D - 문제는 syntheser 또는 이에 상응하는 논리 도구에서 온 수 있습니다.

 

[chc1625]

그래요, 당신 말이 맞아요 있습니다. 나는 그 이유를 찾을 수있다. 나는 blackbox으로 하위 모듈을 설정하지만, 그것이 한 set_constant 출력 신호 잊지있다. 덕분에 아주 많이! [COLOR = "실버"] [SIZE = 1 ]---------- AM 11시 26분에 추가 게시 ---------- 이전 게시물 11시 20분에 있었어요 AM ----------[/SIZE] [/COLOR] 그래, 당신 말이 있습니다. 나는 그 이유를 찾을 수있다. 나는 blackbox으로 하위 모듈을 설정하지만, 그것이 한 set_constant 출력 신호 잊지있다. 정말 고마워요!