-"현재의 거울에 대한 이상한 phenominon

C

chang830

Guest
안녕,
Pls.현재 미러에 연결된 다이어그램을 좀보세요.

이것은 현재 1:100 거울입니다.NMOS 카프 여기를 졸졸에서 스타 게이트를 계속 추가됩니다.- 괜찮 아요 / 시뮬레이션, 설계합니다.현재의 비율은 모든 PVT 모퉁이에 좋다.

그러나 실리콘 테스트 disillusionary입니다.현재 거울의 비율은 설계 값에서 대형 여행했다.약 1:80 오직 때, 입력 전류 samll입니다, 현재 미러의 비율도 낮은 1:60입니다.

또 다른 흥미로운 점은 현재의 거울의 비율은 긍정적인 선형 온도 coeffcients.Ie 때, 온도가 증가 비율도 증가합니다.simulatiion에있는 동안, 그것 온도 independed입니다.

아무도 내 회로와 어떤 문제를 발견하는 데 도움이 될까요?

BTW, 0.5um의 CMOS 프로세스를 processs입니다.
미리 감사드립니다
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 
MOSFET을위한 설정을 0.05u 예를 들어 한쪽 패 = 0.6u Δ, Δ는 어디에있다.그런 거죠.

 
이게 무슨 회로에서 노드의 전압입니까?V_IN 및 V_OUT?

 
물론 그들은 V_IN 및 V_OUT nodes.These없습니다 입력 및 전류 미러의 출력 노드를하기 때문에 이러한 문제가있습니다 currents.The 매우 이상입니다!!

 
내가 현재의 거울에 대한 채널 길이 있어야 더 CLM 미치는 영향을 줄이기 위해 같아요.또한, 대형의 전환 비율이 큰 현재의 측면에 대한 낮은있다 Rdson, 만약 그것을 충분히 크고 사용되지 않을 수있는 무한한는 RDS ()와 전류 소스에 이상적 가정을 만족시키기 위해, 그것을 영향을 미칠 것입니다.

 
음 불일치의 바이어스 의존성 때문에 될 수있는 가상화 기술의 트랜지스터.

 
안녕
답변 불일치입니다.
연습에, 그것을 현재의 거울이 10 일 미만의 비율을 선택하는 것이 좋습니다.
몽 카를로 분석을 잊지 마세요!
안부

 
안녕하세요, 여기에 두 가지 질문이있습니다.내가 먼저 한 가지 대답하자.두번째는 좀 이상해 보인다.

귀하의 장치는 크기가 20/0.6um 확실히 현재의 거울을위한 좋은 선택이 아니다.
정말 어떻게 그런 이상한 난 요소를 사용하여 레이아웃을 일치시킬 수있습니다 이해가 안 돼요
또한 cascoded 난 = 3 요소.확실히 당신의 장치를 가지고 있었을 완전 반했어요 일치하지 않습니다.만약 당신이 어떤 decap과 SEM의 트랜지스터를 만들었는데, 당신은 왜 현재의 거울이 변경되었습니다 알 수있습니다.이후 몇 가지 트랜지스터는 그들을 둘러싼하면서 다리가 상대적으로 큰 길이 상승하는 당신의 사건에 연결된 다이오드 트랜지스터 과정에서 작은 게이트 길이가 상승되어 매우 쉬운 것입니다.그 결과, 매우 가능한 일입니다 20/0.6 - "20/0.58 다이오드 연결 트랜지스터 및 20/0.6 용 -"20/0.61 다리 트랜지스터 (난 = 100)이다.결과적으로, 현재의 비율보다 훨씬 적은 시뮬레이션에있을거야.만약 당신이 믿을 수 없어, 드 모자와 SEM을 할 결과를 측정하려고 저희에게 알려주십시오.

두 번째 질문은 좀 이상해 보이는데 여기서 온도와 전류가 증가합니다.5 월 어딨는지 알아 대량의 연결?VDD 또는 소스?

어쨌든, 난 당신이 정확하게 무엇을 아날로그 설계되어야 이해하지 못했 겠지?
정말 어떻게 그런 장치의 크기를 테이프에 용기를 가질 수 생각해?
있으면 언제든지 아날로그 책을 봐, 아무 저자는 현재 미러와 다리는 현재와 같은 대형 배수로서 홀수 사용하는 것이 좋습니다되지 않습니다.또한, 리플을 감소로 저항과 같은 큰 커패시터를 추가하는 것이 좋습니다 아무도 같아요.완전히 실용 아니에요올린날짜 4 분 후 :무슨 VDS에 VDS의 여백 () 시뮬레이션에 앉아서 무엇입니까?
만약 당신이 트랜지스터의 저항이 충분하지 여백과 같은 행동으로 인해, 그것은 당신을 존경 온도와 전류가 증가하면 가능성있어

어쨌든, 조언, pls 두번 다음 테이프 전에 생각 테이프의 실패를 한 원인이된다로서, 아니 자신감 다음번에 마지막으로 그냥 아날로그 설계를 어렵다고 생각을하면서 진실."아날로그 디자인 성공 그 모든 준비는"소유입니다

 
기형,

왜 난 = 3 cascode 요소를 이해하지 마십시오 정말 나쁜 것일까요?이유가 무엇입니까?잠시 동안 원래 포스터 1:100 요소를 무시하고 ...

 
U는 선형 온도 계수가 확실 미러링 비율이며, 그것이 입력 전류 온도 계수되지 않습니다.

 
MSSN 썼습니다 :

U는 선형 온도 계수가 확실 미러링 비율이며, 그것이 입력 전류 온도 계수되지 않습니다.
 
난 당신이 몇 가지 문제점을보고 생각한다.

하나는 그들의 가능성이 불일치합니다.거울의 입력, 그리고 당신을 위해 그것을 제조 정확히 크기되지 않습니다 오류 100을 곱한 것입니다.
몬테카를로 당신이 보여줄 수있다면, 그리고 배수 크기와 개별 장치의 모델이 매개 변수는 다릅니다.

또 다른 하나는 낮은 RDS, 또는 낮은 출력 저항이있을 수있습니다.같은 전압을 모두 입력 및 출력 조절려고 노력하고 있는지 현재의 비율을 향상시킵니다.만약, 당신이 알게 될거야 않으면 귀하의 출력 저항이 매우 낮습니다 (어떤 이상한 ...).입니다이후 RDS가 낮은 것입니다 아래쪽에 거울을 장치에 대한 분 패를 사용하여 좋은 아이디어, btw, 그리고 오직 당신이 거기에 무슨 번식을 할 수 cascode입니다.낮은 값부터 일을 더 어렵게 만들 ...

충분히 현재의 높은 유지는 입력 장치의 혹사 0.4 볼트입니다.만약 당신이 현재의 당신은 몇 가지가 함께 (불일치, GM의 변화거야 줄일 * ro cascode의 거울는 RDS).

출력에서 트랜지스터로 전락 온도 계수는 점, 내 생각엔.

당신이, 100x 이상 거기에 현재 가지고 여러분의 접촉 저항을 100x 낮은시겠습니까?나는 거기에 거울 소스와 함께 일련의 중요한 저항, 그리고 이것은 또한 변성 효과 때문에 현재 복사 요인을 줄이는 것입니다 추측했다.동시에 그것은, 출력에서 효과적으로 GM은 지금부터 부정적인 피드백 루프에 대한 상대적으로 낮은 루프 게인과에 따라 온도 계수를 소개했다.

그 미러링을 악화시킬 수있는 다른 레이아웃에 오류가있습니다,하지만 그것을 밖으로 검사하기 쉬운 물건을 처음으로 가치가있어.남 = 3 및 M = 300 출력에 문제가 같은 날, 그 자체가 보이지 않네요.남 = 1 및 M = 100 사실은 입력에서 어떤 오류가 100 배 출력시 확대됩니다 변경할 수있다.

BTW, 누설 전류를 잊지 마세요.만약 당신이 접합 많은 MOR ecurrent 누설 것입 온도를 모집합니다.

Are you using a poly resistor for your filter, or a well resistor? 희망이있습니다!올린날짜 3 시간 29 분 후 :BTW, 내가 추가 잊었는데, 당신은 디커플링 커패시터와 같은 대형 nmos있어!
귀하의 프로세스 게이트 누설 전류를 가지고 확인 해 봤어?0.5um에서이 있어야하지
이 문제는 아직, 그리고 만약 모델이 그것을 시뮬레이션에 나타납니다.
또 다른 문제는 실리콘이 큰 표면 * pinholes * 게이트에있는 밖으로 발생할 수있습니다.만약 한 후 당신이 저항을 통해 전압 드롭을거야,이
출력 장치의 Vgs 아래로 데리고,이 출력을 미러링의 비율에 의해 증폭되어 나타납니다.

FIB와 저항을 쇼트 및 해당 내용을 확인할 수있습니다.

 
안녕하세요 jiesteve,

마 U 짝수와 방법도 U와 난 = 100 미터 = 1로 난 = 3 경기 수에 비해 난 = 3 레이아웃을 쉽게 일치시킬 수 있을까?
만약 당신이 그것을 매우 쉽습니다, 그럼이 협정은 아무 문제가 일치 될 수있을 것 같아요.

 
() 디바이스 cascode 탑도 못 하단 (거울)의 일치해야합니다.남 = 1 남 = 100이 나쁜 일치 불일치 때문에 남 = 1 많이 남 = 100 이상입니다.M 칩 = 1 m까지 = 1 시뮬레이션, Vth 및 베타의 불일치가 같지 않다.남 = 100도 이하 불일치, 훨씬 더 큰 영역입니다.

경기 남 = 3, 아니 훨씬 좋아졌어,하지만 일부.더 많은 지역에 더 일치합니다.남 = 300 불일치가 덜했다.트랜지스터 경우와 동일합니다, 현재 좋은 복사본을 더 가깝습니다.

 
불일치 100:1 주위를 임의의 편차가 발생할 것입니다.
하지만, 내가 맞다면 chang830 이해가 100:1이 아닌 체계적인 오류가 80:1에 대해 얘기합니다.

 
chang830 썼습니다 :

안녕,

Pls.
현재 미러에 연결된 다이어그램을 좀보세요.이것은 현재 1:100 거울입니다.
NMOS 카프 여기를 졸졸에서 스타 게이트를 계속 추가됩니다.
- 괜찮 아요 / 시뮬레이션, 설계합니다.
현재의 비율은 모든 PVT 모퉁이에 좋다.그러나 실리콘 테스트 disillusionary입니다.
현재 거울의 비율은 설계 값에서 대형 여행했다.
약 1:80 오직 때, 입력 전류 samll입니다, 현재 미러의 비율도 낮은 1:60입니다.또 다른 흥미로운 점은 현재의 거울의 비율은 긍정적인 선형 온도 coeffcients.Ie 때, 온도가 증가 비율도 증가합니다.
simulatiion에있는 동안, 그것 온도 independed입니다.아무도 내 회로와 어떤 문제를 발견하는 데 도움이 될까요?BTW, 0.5um의 CMOS 프로세스를 processs입니다.

미리 감사드립니다
 
chang830 썼습니다 :

안녕,

Pls.
현재 미러에 연결된 다이어그램을 좀보세요.이것은 현재 1:100 거울입니다.
NMOS 카프 여기를 졸졸에서 스타 게이트를 계속 추가됩니다.
- 괜찮 아요 / 시뮬레이션, 설계합니다.
현재의 비율은 모든 PVT 모퉁이에 좋다.그러나 실리콘 테스트 disillusionary입니다.
현재 거울의 비율은 설계 값에서 대형 여행했다.
약 1:80 오직 때, 입력 전류 samll입니다, 현재 미러의 비율도 낮은 1:60입니다.또 다른 흥미로운 점은 현재의 거울의 비율은 긍정적인 선형 온도 coeffcients.Ie 때, 온도가 증가 비율도 증가합니다.
simulatiion에있는 동안, 그것 온도 independed입니다.아무도 내 회로와 어떤 문제를 발견하는 데 도움이 될까요?BTW, 0.5um의 CMOS 프로세스를 processs입니다.

미리 감사드립니다
 
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