""합성

[ramzitligue]

안녕,
"합성 방법"가 아니라) VHDL 수 있을까요에서 (변경 명령을이
준비 <= '1 ', '0'20 일 이후 NS;
""합성이다 하나
감사

 

[AdvaRes]

ramzitligue 작성 :

안녕,

1) 어떤 ""합성되지 VHDL에서이 명령을 (변경하는 방법

준비 <= '1 ', '0'20 일 이후 NS;

""합성하는 다른 하나와

감사

 

[Guest]

[No message]

 

[ramzitligue]

어떻게하면 되죠?

 

[Guest]

지연을 때 당신이 syntheses의 ASIC 게이트의 전파 지연하는 것입니다 인해 귀하의 FPGA를 /.당신이 그것을 필요하지 않습니다.
시뮬레이션을 위해 당신은 명령어 입력의 필요합니다.
전당

 

[omara007]

ramzitligue 작성 :

어떻게하면 되죠?

 

[semiconductorman]

시계면 초 20에 액세스할을 것입니다 당신이 의심 내가 디자인을 시도하는 sythesise.대신이 사용하는 시계를 당신의 디자인.디자인을 말해 당신의 usec으로 소요 기간은 1 입력 1 MHz의 클럭, 시계 그렇게.당신은 초 개까지 카운트 수있는 거대한 카운터 것이 사용해야합니다.하지만 거기에 여러 가지 비율이하는 카운터를 구현하는 방법 전에 구현 할 수 있습니다 당신은 시간 제한 단지 anaylze이 아니면 지원 와트의 설계에 참조 / 만약 당신이 정말로 필요 이런 h도.

 

[SweetMusic]

: 피
에 의해 최종 편집 시간에 2009년 1월 10일 15시 13분; 편집 1 SweetMusic 총

 

[ramzitligue]

syntesize 그것을 합성 의미 우리도 할수있다