합성 후 추가 단위

[sheikh]

애들 아 안녕, 나는 다음 VHDL 코드와 합성을 썼다. 합성의 결과는 내 데이터 경로에없는 것을 장치를 포함하고 있습니다. (첨부 그림, ADD / SUB 및 여기에 연결된 레지스터 사이). 이 FD (32 비트 D_ff)입니다, 당신은 ISE는 합성 후에이 유닛을 생산 왜 말해 주실 래요? 그리고 어떻게 추가 / SUB 직접 REG_4에 연결하는 다음 코드를 변경할 수 있습니까? 프로세스 (CLK)를 시작하는 경우 (CLK, mux_2x1_32bit 포트지도 (INPUT1 => C1_sig, INPUT2 => C3_sig, SEL => Select_1, 출력 => out_mux4_sig) : 모스 [첨부 = CONFIG] 80592 [/ 첨부]

 mux4은 감사합니다 = '1 '과 clk'event)가 add_sub_0 경우 = '0'다음 out_Add_sub_1_sig CLK, 패주 => C4_sig)

 

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셰이크, out_Add_sub_1_sig는 귀하 REG32_bit 인스턴스가 등록입니다. Sytnthesis은 코딩 정확히 생산하고 있습니다. 나는 문제가 표시되지 않습니다. 당신은 여분의 등록 Reg_4 인스턴스를 제거하고 할당 C4_sig을 수행하지 않으려면