합성 코드를 설명 VHDL 자습서

[ramspoly]

나는 특정 하드웨어 블록을 합성합니다 VHDL에서 어떤 문법 설명 몇 가지 튜토리얼을 찾고 있어요. 예를 들어,와 함께 선택하거나 경우 문장은 우선순위 등 MUX로 합성 MUX과 다른 경우에는 성명에 합성 수 있습니다

 

[Sckoarn]

ramspoly, 당신이 그물을 검색하여 찾을 수 있습니다 여러가지가 있습니다. http://www.xilinx.com/itp/xilinx10/books/docs/sim/sim.pdf 이 그 중 하나입니다. 몇 가지 도움이되기를 바랍니다. Sckoarn

 

[ckshivaram]

나는 이것이 당신이 원하는 것 [URL = http://esd.cs.ucr.edu/labs/tutorial/] VHDL 튜토리얼 : 예로 알아보기 [/URL] http://lslwww.epfl. 채널 / 페이지 / 교육 / cours_lsl / sl_info / VHDL - tutorial.pdf [URL = http://www.doulos.com/knowhow/vhdl_designers_guide/] VHDL 디자이너 안내서 [/URL]

 

[ramspoly]

감사합니다 [색상 = "실버"] [SIZE = 1 ]---------- 게시물 5시 12분에 추가 ---------- 이전 게시물 5시 11분에있었습니다! - ---------[/SIZE] [/COLOR] 감사합니다!

 

[alexan_e]

또한 [URL = http://www.altium.com/files/learningguides/TR0115 % 20VHDL %의 20Synthesis % 인 20Reference.pdf] VHDL 합성 레퍼런스 [/URL] [URL = "www.usna.edu/EE/ee462/ 확인 매뉴얼 / vhdl_ref.pdf "] VHDL 참조 설명서 [/URL] 알렉스

 

[dnk0904]

나는 버릇을 가지고 Modelsim에서 옵션 - check_synthesis의와 vcom을 사용합니다. 나는 합성 코드이 위대한 옵션을 생각해