합성 도움말

[nirav1983]

안녕하세요, 저는 Verilog에 새로운 디자인입니다.
난 53 비트 부동 소수점 adder는 내 프로젝트의 일환입니다 미리보기 adder 수행했습니다.시뮬레이션을 완벽하지만 난 합성 보고서가 나오면

장치의 활용도를 요약 :
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선택한 장치 : 2s100tq144 - 6

조각 번호 : 110 1200년
9 %의
4 번 입력 LUTs : 191
2400년 7 %의
보세 IOBs 번호
: 161
96 1백67%의 (*)

장치 자원의 경고 : Xst : 1336 - (*)보다 100 %를 사용하는
이것입니다
대상 장치 : xc2s100 - 6 - tq144무엇이 IOBs하는 방법을 나는 계산을 최소화하실 수있습니다.

나는 또한 내 Verilog 코드 부착
오전 .........

또한 그들이 더 잘 이해할 수있는 FPGA를 설계도에 좀 읽고 난 그렇게 권해주십시오
미안하지만, 당신이 첨부 파일을보기 위해서는 로그인이 필요

 

[llrry]

안녕, 난 네가하는 FPGA의 내부 자원에 대한 이해하게된다 자일링스 웹 사이트에서 다운로드하실 수있습니다 xc2s100의 사양 생각합니다.

 

[Guest]

보세 IOBs 입력 출력 버퍼, 즉 칩을 실제 핀이있습니다.내가 당신을 선택하여 사용할 수 있지만이 칩은 96에만 144 핀 / O와 161 핀 내가 사용하려고하는 /
오

53 입력, 53 B 조 53 adder 입력 및 출력, 그리고 시계와 휴대?

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />힘내

 

[nirav1983]

안녕 얘들아, 다른 문제가
내가하고 adder 래치로 카운터 설계 ...처럼

항상 (posedge CLK)
@q를 <= d 개;
D 조 = q를 1 할당;
= main_clk
& ~ terminal_count CLK 할당;
할당 terminal_count = | d 개;

난 ..... 다음은 실제 작업에서 2 비트 카운터가 겠지, 난 시계 가장자리 한 후 D 조 11 시간 때문에
디 ..... 점점 바뀌고 있지만 지연에 관여했을 파기할 카운터 정상적인 시뮬레이션 실행, 난 정확히
D 조 = 11 일 종료로 가져 올게.하지만 계정에 어떻게 시뮬레이트 타이밍 사양 복용 않습니다.

 

[shengkaiyi]

귀하의 코드 때문에 terminal_count 신호에 의해 제어하려는 CLK 일부 문제가있는 것 같다.필자의 경우는 다음의 코드를보다 합리적인 것이라고 생각 :

] 질문 [1:0 reg;

항상 (posedge main_clk) 시작
@만약 (큐! = 2'b11) 시작
q를 <= # 1 (q를 1);
끝
끝

 

[nirav1983]

안녕,
두 사람이 데이트를 도와 주셔서 감사합니다.
나는 시계가 문제를 해결할 수 있도록 관리하고있다.

내가 무엇을 스캔 가능한 JTAG 및 경계 모드에 대해 자세히 알고 싶어합니다.

 

[eda_wiz]

http://www.ti.com/sc/docs/jtag/seminar1.pdf
http://www.ti.com/sc/docs/jtag/seminar2.pdf

 

[silver_kiss]

이 유에 대한 도움이 될 수있을 읽기
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