함께 개최 오류 2009년 7월 16일 8:10

[damn_bkb]

안녕하세요 어떤 오류는 BUFG를 통해 라우팅하는 CLK에 아주 높은 스큐으로 인해 잠깐의 디자인이 많이있다.시계는 FFs 크로스 도메인이 글로벌 클럭 스큐 보류를 일으키는 오류의 원인이다.어떻게이 문제를 해결할 수있습니다.한 BUFG 도움에 BUFR 않습니다.?그렇다면 도구는 바로 bufr 또는 SDH 등 식별 따라 내가 직접?

사전에 감사합니다

 

[Guest]

[No message]

 

[yx.yang]

제 생각에는,이 도구를 설치 계산할 수없는 / FFs위한 크로스 타이밍 클럭 도메인 오른쪽 만요.그것은 디자인 건축 (특수 신호 동기화 회로) 회로를 작동하게.

 

[pev]

지역 BUFR 클럭 버퍼입니다.시계를 사용하여 입력하지 capabile 글로벌 클럭 입력.

이 도구에 대한 교차 FFs 클럭 도메인을 지정하지 않으면 그 시계를 의존하고있다. calcluate 타이밍 수없습니다 (경우
TNM_NET / TNM 사용으로 보이는 자일링스 ISE를 사용).
참고 : 원래의 시계 같은 경우는 어디에서 (예를 들어있어 DCM을 사용하여 정의) 다음 도구는
이미 당신을 위해이 일을해야 시계.

클럭 도메인을 사용하는 경우의 시계는 여전히 사이의 최소 지연 depenet을 지정할 수없습니다 :
<이름> = TIMESPEC에서 <> <Delay> ns의 <>에
(나는 아직이 한 것)를
가지고
아니면 그냥 빨리감기 TIG를 사용하여 타이밍 분석 ingnore로 말할 수있습니다.

(있는 경우) 자일링스는 자일링스 타이밍 제약 가이드를 사용하여 당신의 친구입니다.
http://www.xilinx.com/itp/xilinx10/books/docs/cgd/cgd.pdf

내가 거기에 Altrea equivanet 이러한 제약 조건이 중요하다고 확신합니다.

 

[damn_bkb]

들 덕분에 ..
문제는 시계가 모두 독립적입니다.난 비동기 RAM의 일종.내가 느린 클럭으로 읽어 보시기 바랍니다.기다릴 오류 편인데요.dueto 너무 높은 클럭 스큐.그것은 TMG 단체를 jusst에 괜찮은
가요 또는 CLK에 타이밍 스큐을 줄일 수있는 방법을 Ter입니다.
이 스큐
a 66MHz CLK에의로 높은 15ns.

 

[pev]

내가 디자인 yx.yang와 신호 헨델 asyncronise 동의해야합니다.하지만 적어도 그들은 타이밍 오류가 발생하는 경우는 여전히 그들에 대해 flaging (TIG)을 사용하여 걱정하지 않아도지도 / 장소 및 rount 도구를 말해야한다.

the skew를 외부 또는 내부의 FPGA 또는 내부로부터 오는가?

안에 뭔가를해야만하는 경우 잘못된 BUFG로부터 피드백 ()와 함께 사용해보십시오있어 DCM 들린다.