한 질문

[kequal]

하나의 논리는 두 사람에 의해 각각의 FPGA 설계되었습니다 두 부분으로 나눌 수있다.그들은 다른 합성 도구를 사용합니다.하나 XST 및 Synplify 자일링스는 다른 목적으로 사용합니다.코드의 두 부분으로 한 디자인으로 언제, 어느 합성 도구들이 자신의 도구 아래에 한적이 두 남자가 같은 결과를 얻을 수 드리는데 결합됩니다.

우리는 한 사람의 디자인에서 패키지 또는 IP 코어를 생성하는, 그래서 코드를 결합하면, 다른 사람이 필요 synthetize 다시 느끼고 싶지 않아.
하지만 우리는이 일을 어떻게해야할지 모르겠다, 아니면이 문제를 해결하기 위해 더 좋은 아이디어인가?

 

[Guest]

[No message]

 

[zape]

Sthg.당신은 블랙 박스와 함께 일하고있다는
할 수있습니다.그 말을하는 것입니다, 당신은 Netlist 코드의 한 부분의 Synplify와 (IE)를 생성하고이 사건에 관련된 다른 도구 (XST 함께 synthetised 될 것입니다 VHDL 코드의 한 구성 요소로 인스턴스).

프로젝트 매니저로서 ISE를 사용하는 경우, 다른 소스 파일이 Netlist, 또는 다른 방식으로 작동하면, 아마도 당신은
속성을 추가할 수 ()가 필요합니다 xst 도움말을 참조를 추가합니다.

아무튼, 어떤 흐름의 사용 / 합성 도구, 난 당신이 "블랙 박스"로
입력을 등록하는
것이 좋습니다 및 출력은 "블랙 박스".최적화되어 있지되지 않을 경우에는 논리와 그것을 당신을 괴롭히지 줄 수있습니다.