필요

[senthilkumar]

하이.

이 같은 코드를 작성

도서관은 IEEE;
사용 IEEE.STD_LOGIC_1164.ALL;
사용 IEEE.STD_LOGIC_ARITH.ALL;
사용 IEEE.STD_LOGIC_UNSIGNED.ALL;

- 다음 줄을 주석있다는 선언을 사용하는
- 자일링스 원시 구성 요소 인스턴스를 제공합니다.
- 도서관 UNISIM;
- UNISIM.VComponents.all 사용;

엔티티 vga입니다
포트 (clk_raw : std_logic;
std_logic vsync :;
std_logic hsync :;
연구 : std_logic_vector (1 downto 0);
g : std_logic_vector (1 downto 0);
b : std_logic_vector (1 downto 0));
최종 vga;

아키텍처 vga 행동입니다
상수 CounterXMax
갖는 :
integer : = 767;
- 상수 CounterYMax
갖는 :
integer : = 31;
신호 clk_div : std_logic_vector (1 downto 0);
신호 CLK : std_logic;
신호 CounterX : std_logic_vector (9 downto 0);
신호 CounterY : std_logic_vector (9 downto 0);
vga_HS 신호 : std_logic;
vga_VS 신호 : std_logic;

시작

프로세스 (clk_raw)
시작
만약 (clk_raw '이벤트와 clk_raw = '1') 다음
clk_div <= clk_div 1;
CLK <= clk_div (1);
끝;
엔드 프로세스;

프로세스 (CLK)
시작
만약 (CLK '이벤트와 CLK = '1') 다음
(CounterXMax = 767)로 누른
경우CounterX <= "0000000000";
그 밖의
CounterX <= CounterX 1;
끝;
끝;
엔드 프로세스;

프로세스 (CLK)
시작
만약 (counterXMax = 511) 다음
(CounterY = 511)로 누른
경우CounterY <= "0000000000";
그 밖의
CounterY <= CounterY 1;
끝;
끝;
엔드 프로세스;- (CLK) 프로세스
- 시작
- 만약 (CLK '이벤트와 CLK = '1') 다음
- vga_hs <= 카운트
- 끝;
- 엔드 프로세스;

과정
하는 BEGIN
때까지 기다려야 (clk'EVENT CLK
= '1 ');
vga_HS <= to_bit (CounterX (9 downto 4) = "101101");
vga_VS <= to_bit (CounterY = "111110100");
프로세스 끝내기;말, 행동;난 합성 후, II에이 같은 오류가 발생했습니다 tthe시작 프로세스 "합성".================================================== =======================
* HDL을 편집 *
================================================== =======================
VHDL 파일을 컴파일 D 조 : / 직장 / XessBoard / vga_vhdl_test / 도서관 업무에 vga.vhdl.
오류 : HDLParsers : 808 - D 조 : / 직장 / XessBoard / vga_vhdl_test / vga.vhdl 라인 78.이런 맥락에서 같은 to_bit 피연산자를 가질 수없습니다.
오류 : HDLParsers : 808 - D 조 : / 직장 / XessBoard / vga_vhdl_test / vga.vhdl 라인 79.이런 맥락에서 같은 to_bit 피연산자를 가질 수없습니다.
->

총 메모리 사용량 사만오천사백킬로바이트입니다오류 : XST 실패
공정 "합성"으로 완료되지 않았습니다.어떻게 해결할 수있는 한.

어떤 alternatice 코드???<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="롤링 아이즈" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="롤링 아이즈" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="롤링 아이즈" border="0" />

 

[Guest]

유 VGA로 오른쪽의 타이밍을 생성하고 싶어?
나는,이 ITU에 따르면 - RBT 601, 그리고 내가 사용하는 quartusii 하나와 비슷합니다 Urs는 서면으로 작성했습니다.
난
ur 코드를 이해하지 못했습니다.
유 날 쓸 수있는, 그리고 우리가 그것을 논할 수 있고

 

[zhuoyue]

일부 funcation, 당신은 IEEE 도서관 심판 수없습니다

 

[jelydonut]

라인 78과 79는 무엇입니까?게으른 사람이되고 싶지 않아 기억 hafta 검색에 ..

jelydonut

 

[Guest]

[No message]

 

[Husoo]

사용하려고 할 경우에는 - 조항 대신 to_bit ()

예 : 만약의 VGA
조건 <= '1 '; 다른 vga <= '0'; 끝;

 

[leonyang]

전환 기능 to_bit the std_logic_1164 패키지 ()에서 boolean 타입은 피연산자에게 적용되지 않을 수있습니다.그게 당신이 원하 구현할 수있습니다 과부하.

 

[Guest]

senthilkumar 썼습니다 :

하이.vga_HS 신호 : std_logic;

vga_VS 신호 : std_logic;

vga_HS <= to_bit (CounterX (9 downto 4) = "101101");

vga_VS <= to_bit (CounterY = "111110100");

오류 : HDLParsers : 808 - D 조 : / 직장 / XessBoard / vga_vhdl_test / vga.vhdl 라인 78.
이런 맥락에서 같은 to_bit 피연산자를 가질 수없습니다.

오류 : HDLParsers : 808 - D 조 : / 직장 / XessBoard / vga_vhdl_test / vga.vhdl 라인 79.
이런 맥락에서 같은 to_bit 피연산자를 가질 수없습니다.

 

[vvsvv]

나도 비디오 acquicision하고있는 중이야
당신이 내 이메일을 하나의 소스 코드를 복사할 수도있습니다.
그럼 그때 얘기하자!

s20020423 (에서) eyou.com