필요한> 왜 50 %의 듀티 사이클은가?

S

subramanyam

Guest
Hii 친구,

왜 우리는 시계가 필요 50 % 듀티 사이클??수없는 우리는 가치를 사용하는 일부 다른 듀티 사이클?? 어떤 파형을 듀티 사이클 %의 50아르 장점 중 사용하고 계십니까?고맙습니다,
subbu.

 
안녕
u는 서로를 사용할 수있는 50 % 이상도하지만 클럭주기를 클럭 %의 50주기를 그래서 모두가 선호 %의 하드웨어는 50입니다 적은 비용으로 설계.

 
1) 문제의 경우 dutycycle 다음 퍼를 당신은 사용 negedge의
당신이있는 경우 2) 문제를 래치, dutycycle의
3) 거기에 이유가 있었 더 ...난 .. 기억려는 건데요에

 
방법에 대한 DDR에서 같은 클럭주기의 양쪽 가장자리에 데이터를 래치?다시 생각 언제 거기 있었던 유사한 게시물.

 
일부 응용 프로그램에서는 아날로그 혼합도 .. 같은 그것은 CDRs 사항

 
subramanyam 작성 :

Hii 친구,왜 우리가 50 %의 듀티 사이클 시계가 필요하십니까??

수없는 우리는 가치를 사용하는 일부 다른 듀티 사이클?? 어떤 파형을 듀티 사이클 %의 50아르 장점 중 사용하고 계십니까?고맙습니다,

subbu.
 
하지만 아니 어떻게 Verilog VHDL (에 negedge 수있는 우리가 사용하고 posgede을에 programm 동일)

그리고 난 항상 clockin를 사용하는 기본 내 program.never의 evr가 .. 변경 듀티 사이클을
과 수 있습니다 사이클 임무 아무도 설명할 변화에 왜 우리가 가진 날 사이클에 근무하는 chnage 인스턴스에 우리가있다.

 
탄 작성 :

그러나 우리는 같은 programm에 (VHDL에서 Verilog하지 negedge과 posgede를 사용하는 방법)그리고 난 항상 기본 clockin를 사용하여 내 program.never의 evr는 듀티 사이클을 변경 ..

아무도 왜 우리는 듀티 사이클을 변경해야 할 날을 설명할 수있는 우리는 듀티 사이클을 chnage 할 경우입니다.
 
50 % 듀티 사이클 전원이 가지고와도 관계를.다음 경우에는 전원이 발전기는 소비에 의해 시계가 당신이 가진 적은 다음 사이클을 50 % 듀티 그 순환 근무 소비에 의해 낮은 / 높은. (이것은 파도 광장 관련의 푸리에 변환).
희망이 .... 도움이 당신을

감사합니다
Tarang

 
사이클 데이터가 시계는 캡처된에의 가장자리 양쪽면 수 유추됩니다 하드웨어를 어떻게 누구에게 날?

 
인용구 :

왜 우리가 50 %의 듀티 사이클 시계가 필요하십니까??
수없는 우리는 다른 듀티 사이클 값을 사용할 수 있습니까??
어떻게 50 %의 듀티 사이클 파형을 사용의 장점은?
 
Hii, 응답에 대한 고맙습니다!

좀 쉬게하자 - 우리 말을 기준으로 래치 내 디자인이 아니라 디자인이나 봤어요 중 단 한 가장자리를 그리고 내가가는 오전에 사용할 수 있습니다.이 경우에는, 제가 시계를 사용하는 다른 듀티 사이클?내가 걸릴 수 definetely 사용했는데 여부주기 우리가하는 임무 많은 방법에 대한 우리가 가지고 고려에는 어떤 조건??
statement and TARANG'S more power consumption
statements plz strengthen these statements by furthur discussions and plz attach the related documents .

문서를 첨부하는 경우 관련 plz 이러한 발언을하여 furthur 토론 전력
거기있어 문제가 아니라 사용하는 50 %의 듀티 사이클을 같이 NANDHIKA 더
TARANG하고있어 더 많은 하드웨어
문장 강화 소비
제표의 plz.

최고, 안부
subbu.등록일 분 후에 20 :
사이클 데이터가 시계는 캡처된에의 가장자리 양쪽면 수 유추됩니다 하드웨어를 어떻게 누구에게 날?안녕 Avanthika,

꼭 거기에 유추 퍼의 플립 타입이 될거예요 둘, 몇 posedge으로 운영되며 다른 가장자리 neg 될거와 함께!이제 에지 퍼 다양한 출력의 두 출력 데이터를 동일하도록하겠다 중심에, 시계의 가장자리 그래서 출력을 모두 데이터를 얻을 수 하시다면 u는.

, 안부
subbu.

 
안녕 Subbu,

인용구 :

우리는 내 디자인은 래치 기반의 디자인이 아니므로 나는 어느 봤어요 또는 -를 봤어요 한 가장자리를 사용하여 간다 오전한다고 가정해 봅시다.
이 경우, 내가 다른 듀티 사이클 클럭을 사용할 수 있습니까?
 
안녕 mr.subramanyam ...

죄송합니다 .......... 늦은 답장

내 지식으로 당 시계를주기 위해 디자인 50 % 듀티이며 훨씬 쉽게 그것이 바로 구현할 수있을 한 ...... flipflop

내말을 초청 같은데 u를 가지고 100MHz와 .......... dutycycle %의 50 MHz 이상을 원하는 파생 50올린날짜 분 후에 2 :안녕하세요

똑같은 u ......... 시도에 대해 75 % 듀티 사이클 느낄 수있는 초청 .......... 필요 좀 더 그것을 구현하는 게이트가

.............. 나를 올바른면 누군지 잘못된 수

 
안녕 모두,

Nandhika 내가)가 훨씬 더 쉽게 시니 만족하지들과 의견을 진술 (50 사이클 % 듀티 시계.
하지만 가정은 매우 그것의 의미 / DCM이 DLL은 / PLL은 듀티 사이클을 필요 50 % 당신들이 원하는대로 이중지고 주파수를보다 어려운를 .......면 단순히 그것을 디자인 사이클을보다 당신이 수있는 임무 당신은 %의 50 원하 는게 아니 .

신호가 고생하는 신호가 일부 활성 낮은 활성 높은 발견할 것이다 당신은 (일부 그러나 있기 때문에, 양쪽 가장자리가하는 데 사용되는 내 생각에 큰 디자인처럼 주로 인터럽트 신호를 .... 낮은 활성)

두 블록 (다른 차단하는 예제를 타고부터의 데이터 전송 1) 클럭에 있습니다 일하고 같은 :
블록을 가정해 1뿐 아니라 어떤 데이터에 trasfering의 사용을 50주기를 % 듀티 아니라 가장자리에 당신이하는 경우보다 걸릴 봤어요)의 클럭 (샘플링에 대해 동일 가장자리를 다음 작업에 가장자리 개까지 기다 만족스러운 수술이 필요에 비해 데이터 ....하지만 샘플을 잘 수있다면 당신은에서 2 블록보다 당신은 사용에 사이클로 업무의 50 %뿐만 아니라 작업은 가장자리 한 1 블록과 2 가장자리 그 가장자리 봤어요 데이터의 다음 (전용) 0.5 자에 대해서만 기다려 당신이 필요합니다 * 시계 기간 것이다 .......... 및 속도의 증가 ........... 그래서 수술
그래서 디자인을위한 간편한 및주기 점점 높은 속도를 50 % 듀티 ........( 거의 사용됩니다)

....... 나를 알려면 내가 잘못보다

감사합니다

 
안녕 udit ....

난 다른 데 동의합니다 u 때만 그 두 모듈을 각각 독립적입니다 ....

...... 상상하면 하나의 모듈에 문제가 동기화에 따라 출력은에있는 다른 모듈이 거기에옵니다

내가 입력을 의미 synchronising의 또는 수 있습니다 (만약 거기있다) ..내가 생각 ........

 
안녕 Nandhika
내가의 SOC 같은 큰 디자인을 의미하므로) 많이 있습니다 모듈 큰 (에 자체의 디자인, 그렇게 밖에 몇 가지 신호가 다음 사이에 전송할 수 있습니다, 만약 그럼 동기화 문제는 우리가 ..... 동기화를 사용되는 ....
제발 제안을 계속.
즐거운 주말 ...
감사합니다 ......

 
듀티 사이클이 시계는 안전 시간 시간을 잡고 방향 설정 보장합니다.

 
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