필요에 오류가 도움 "와"기대 ')'발견 '['

[ikevin]

안녕하세요,

나는 아래 - 수돗물의 정해진 법을 필터 모듈을 그림과 같이 2있다.그러나, 자일링스 불평 보관

인용구 :오류 : HDLCompilers : 26 - "filter_fir.v"6 호선 기대 ')', [발견 '
오류 : HDLCompilers : 26 - "filter_fir .. 브이"라인 7 '기대') '[를'발견

 

[Guest]

[No message]

 

[RBB]

줄 끝에서 쉼표 누락 :
출력 signal_out의 [15시]

 

[ikevin]

내가 코드를 붙여넣은, 난 대담 추가 및 엉망이 그것을하지만, 쉼표 코드입니다 거기에 있습니다.

그래도 오류가 계속 발생

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="슬픈" border="0" />

 

[RBB]

어쩌면 당신 파서 Verilog 귀하의 출력 / 입력으로 배열 할 수없는 통과?

 

[ikevin]

그건 의심 뭐가 있었어요 난 ...) 이후 자일링스, 이것이 첫 번째 (차원 벡터를 사용하여 다중 Verilog 난 시간과

 

[RBB]

난거야 꽤 그건 확실해.

 

[kalyansumankv]

당신이 oorts 출력 및 입력하는 아니 겠죠로에 사용하는 다중 차원 배열

 

[shitansh]

....... 해보이

모듈 fir_filter (
입력 reset_b_in,
입력 system_clock_in,
입력, 15시]에 signal_in의 [

입력 weight_in의 [15시] [1시]출력 weight_out의 [15시] [1시]

출력 signal_out의 [15시]
);[교체 15시] signal_in_after_tap1;
reg [31:0]에 합계;
/ / weight_in = 할당 weight_out을;]을 할당 weight_out의 [에게 0] [15시 = weight_in [0] [15시]을;]을 할당 weight_out의 [에게 1] [15시 = weight_in [1] [15시]을;] 31:16 할당 signal_out을 = 액수의 [; / / 비트를 trucate 가장 중요한 16

항상 @ (posedge system_clock_in)
시작
reset_b_in (~ 경우)
시작
합계 <= 0;
끝
다른 사람
시작
signal_in_after_tap1 <= signal_in;
합계 <= weight_in [0] * signal_in weight_in [1] * signal_in_after_tap1; / / 32 비트
끝
끝

endmodule

HTH
-
Shitansh Vaghela

 

[kalyansumankv]

안녕 shitansh

다중 차원 배열의 목록에 입력 및 출력 Verilog에 의해 허용되지 ...

감사합니다
Kalyan