플립 - Flop 초기 값이 아니십니까?

[laststep]

안녕,

이 포럼을 통해 답변을 얻을 수있는 가치를
빨리감기 시작할 희망에 대한 의심이있다.

가자 우리는 긍정적인 클럭 에지 플립
- 우리 죽을에 미리 분명하게 컨트롤과 최저점 구축했다.
미리 시작하는 경우와 분명한 신호와 클럭 신호를 활성되지 않는 낮은 유지
무엇 빨리감기의 출력을하실까요?어떤 가치가되어 줄래도 '1
'또는 '0'또는 그것 않은 것이 ( 'X'가)?

누군가는 죽을 특성으로 인해 말해줬, 빨리감기 일부 초기 값을 미리 받고도 안하고 맑고 시계와 함께 시작시 전에 적이 없다 토글됩니다.그게 사실인가요?
감사합니다.

 

[Guest]

트랜지스터 다른 매개 변수는 죽을 건너로 인한 유사 매개 변수를 처리하는 경우에는 장치에 전력하는 방법을 모르겠어요.

이러한 이유로 많은 회로를 재설정 "회로 최대"힘을 가지고있다.

 

[apallix]

간단히 말해서, 그것은 사실입니다.하지만 여부 논리 '1 '또는 '0'으로 끝날 것 알지 못합니다.

전기,
비록 처음에는 중간 전압 레벨에서 (즉, metastable 상태에서)을 시작, 거기에 대한 어느 정도로 소음과 'VDD'또는 '접지'밀어 의견 래치에 매개 변수를 유사합니다

 

[arman_arian2005]

저는 최근에이 문제도 발생했습니다.

내가 3 주 위상 감지기 양념을 사용하여 시뮬레이션할 수있다.난 출력 항상 엑스, 잘못된 초기 값으로 인해있어.그래서 내가이 문제를 해결하려면 어떻게해야합니까?

 

[apallix]

인용구 :

내가 3 주 위상 감지기 양념을 사용하여 시뮬레이션할 수있다.
난 출력 항상 엑스, 잘못된 초기 값으로 인해있어.
그래서 내가이 문제를 해결하려면 어떻게해야합니까?

 

[laststep]

그래서, 플립 - 최저점 결국
'1 '또는에 머물 것이다 '0'초기 단계에있다.
만약 내가 - 플립 플립, 나 역시 초기 값을 설정할 수있는 모델을 시도 '0 '또는 '1'이 경우에는?
이런식으로 뭔가 :

초기 시작
q를 = 1b'1 할당;
(재설정) (
q를 = 1'b0;
)
elsif (posedge 시계 및 시계 = 1) (
q를 = d 개;
)

 

[apallix]

인용구 :

초기 시작

q를 = 1b'1 할당;

(재설정) (

q를 = 1'b0;

)

elsif (posedge 시계 및 시계 = 1) (

q를 = d 개;

)

 

[fvm]

대부분의 FPGA 제품군에 전원 리셋 정의된 등록 후 상태가 보장됩니다.이 도구는 최초의 블록 또는 VHDL Verilog에서 신호를 초기화 상태에 올바른 전원 합성있습니다.@ 확실히 ltera
FPGA와 엄마 (에서) rtus와 함께 일하고있어.

물론, 거기에 여러 가지 이유가 어쨌든 an explicite 재설정을 사용하실 수있습니다.

 

[lordsathish]

전원을 공급하기 때문에이 문제도있을 수있습니다.
우리의 힘은 보통 우리가 스위치는 순간 dont Vdd에 공급하고있습니다.
거기에 유한 상승 시간입니다.카운터 동안 늘 최대 0000 상태로 갈 때 전원 디지털 시계를 만들려고했는데 이것도 문제가 발생했습니다.
만약 내가 틀렸다면 제발 올바른.
감사합니다.

 

[fvm]

토론을 검토, 그걸 등, FPGA와 시뮬레이션의 행동으로 빨리감기 예의 행동이없는 문제를 믹싱의 발견.귀하의 다른 공급 전압 상승의 항목을 추가하는 것입니다.

- 일반에 빨리감기, 또한 카운터, TTL 또는 CMOS 로직 디바이스, 보통 전원 -에 -
(방마다) 재설정있다 예.대부분의 경우, 그것이 사고로 초기 상태이다.한 POR 회로에서 선호하는 방식으로 느린 및 비 - monotonic 공급 전압 상승과 같은 문제 unsensitive의 설계되어야한다.
a POR respectivly a defined power-on state.

a CPLD 또는 빨리감기 대부분의 FPGA에 정의된 전원 - respectivly
POR 상태에있다.

시뮬레이션에서는 알 수없는 상태로 모든 레지스터를 위해 일반적으로 추정된다.따라서 시뮬레이션을위한 레지스터의 추가 초기화 전혀 간단한 / 2 클럭 구분선에 대한 디자인 작업을해야할 필요도있을 수있습니다.

 

[laststep]

하이 fvm,

리뷰에 감사드립니다.the CPLD 나 FPGA를 장치에서
나는 더 많은 관심이있습니다.이러한 장치는 POR도 모르지만, 내가 그렇게하지 POR 방아쇠 후 빨리감기되는 모든 재설정 믿습니다.

대부분은 아마 우리 모두가 빨리감기하는 경우에 알 수없는 상태를 점검하고, 우리는 여전히 일부 빨리감기 unknow 가치를 발견한다.만약 우리 모두가 우리의 디자인에있는 'X'표시를 확인하고,이 빨리감기 허위 경고가 발생합니다.하지만이 'X'의 가치를 수용 원인 경합도 디자인도 잘못이다.만약 우리가 이러한 빨리감기와 원인을 내가 진짜 사건의 빨리감기도들을 위해
일부러 the POR로 재설정받을 가치를 초기화하는 데 알고 싶다 초기화에 대한 가치를 설정할 수있습니다 그래서 난 그냥 궁금하다.