프로젝트

K

kandaka

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안녕,
난 어떤 응용 프로그램에서 시스템 Verilog 환경 개발, 기획, 오전
stratch.So, 아무도 내게 뭔가에 관한 제안이있습니다.미리 감사드립니다.

 
안녕

연구 유 systemVerilog위한 IDE를 뜻이야?tnx

 
사실은 내가 SV와 VMM.So 어떤 프로토콜이나 DUT에 대한 그래서 제가 SV의 주요 기능을 사용할 수있는 환경을 개발, 기획, 새로운입니다.

제발 날이에 관한 제안

 

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