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Richard Divakar Vemagiri
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안녕하세요, plz이 좀 도와 ... [글꼴 = "코믹 산세 석사"] 엔티티 fft 포트입니다 :; 최종 fft, (입력 정수의 배열로 (0-7)) [/ 글꼴] 오류 - 근처에 "배열": 문자열이나 식별자 또는 기대
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permute
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당신은 타입을 선언해야합니다. 패키지를 선호 내에 있습니다. 예 : 타입 my_input_type는 정수의 배열 (천연 범위)이며 이것은 패키지에있다면, 당신은 인스턴스 또는 fft을 정의하는 모든 파일에서 패키지를 포함할 수 있습니다.
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Richard Divakar Vemagiri
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안녕 교환하다, 늦게 돌아와 줘서 미안 해요. 그러나 통해 UR 회신 주셔서 감사합니다. 사실, 난 u는 날 그렇게 패키지 다 할 수있는 싶었는지 밝혀지지 않았다. 수있는가, 얼마나 패키지 블록을 작성 말해주지 않겠나하고 어디에 텍스트 편집기에 배치해야합니까? 미안하지만, 난 VHDL과 인스턴트 메신저 '배우 고자에 새로 온 사람 당신께 감사, 리차드 [견적 = 교환하다; 858784]가. 당신에게 필요 한건 유형을 선언합니다. 패키지를 선호 내에 있습니다. 예 : 타입 my_input_type는 정수의 배열 (천연 범위)이며 이것은 패키지에있다면, 당신은 인스턴스 또는 fft 정의 [/ 견적] 모든 파일에서 패키지를 포함할 수 있습니다.
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mrflibble
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[견적 = 리차드 Divakar의 Vemagiri; 861706] ... 미안하지만, 난 VHDL과 인스턴트 메신저 '꽤 좋은 【URL = http://www.asic-world.com/vhdl/index.html]로 ...[/ 견적] ASIC의 세계를 배울려고 노력에 새로 온 사람 VHDL의 자습서 [/ 홈페이지]. 당신의 방법에 당신을 도움이 되었으면 좋겠!
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Richard Divakar Vemagiri
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최종 pck은,, 정수의 배열 (0-7) [글꼴 = "마이크로 소프트 산세 세리 프"] 패키지 pck 유형 my_input_type입니다 도서관의 IEEE,; 사용 ieee.std_logic_1164.all; 패키지 바디 pck 최종 pck입니다 사용 ieee.std_logic_arith.all가 
; O1 inout의 my_input_type : 입력 아웃 my_input_type);, 사용 ieee.std_logic_textio.all,, 사용 work.pck.all 엔티티 fft 포트입니다 엔드 fft; fft의 아키텍처 fft_arch 처리 (입력) 변수 일본, n1, 온도를 시작합니다 : 정수; 변수 나는 : 정수; j를 시작하려면 : = 0; 7 루프 n1 0에서 난 용 : = 4; 동안 (일본>를 = n1) 루프를 일본 : = 일본 - n1; n1 : = n1 / 2; 엔드 루프를 ; 일본 : = j를 + n1;면은 (i <j를) 다음 온도 : = 입력은 (i); 입력은 (i)
; O1 inout의 my_input_type : 입력 아웃 my_input_type);, 사용 ieee.std_logic_textio.all,, 사용 work.pck.all 엔티티 fft 포트입니다 엔드 fft; fft의 아키텍처 fft_arch 처리 (입력) 변수 일본, n1, 온도를 시작합니다 : 정수; 변수 나는 : 정수; j를 시작하려면 : = 0; 7 루프 n1 0에서 난 용 : = 4; 동안 (일본>를 = n1) 루프를 일본 : = 일본 - n1; n1 : = n1 / 2; 엔드 루프를 ; 일본 : = j를 + n1;면은 (i <j를) 다음 온도 : = 입력은 (i); 입력은 (i)
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TrickyDicky
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당신은 시간의 길이에 대한 시뮬레이션을 실행하는 거죠? 당신은 당신이 어떻게 실행 시뮬레이션 종류입니까? RTL 또는 게시 합성? [색상 = "실버"] [크기 = 1 ]---------- 포스트 10시 34분에 추가 ---------- 이전 게시물 10시 33분에 있었어요 ----------[/ 크기] [이 / 컬러]는 사실 - 코드를보고 - 뭘 출력 당신은 어떻게해야합니까? 그것이 해결되지 않기 때문에 당신은 inout 포트로 정수를 사용할 수 없기 때문에 메신저, 당신은 오류를 가지고 추측.
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Richard Divakar Vemagiri
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안녕 TrickyDicky, 난 어떤 오류가 아니야. 내가 코드를 컴파일하고 그 컴파일이 성공적 말합니다. 난 시뮬레이션을위한 'ModelSim 체육 학생 에디션 10.0'사용하고 있습니다. 그래서 컴파일이 끝나면, 난 잘에서 '시작 시뮬레이션'모든 작품을 누릅니다. '입력'배열하고 '실행', 난 지금에 웬 내가 강제로 값을 출력 'O1'배열, 내 코드의 마지막 줄을 O1 "라고 coz 좀 가치관을 가지고 기대
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TrickyDicky
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시뮬레이션 분명하고, 실행하는 당신은 시간의 특정 기간 동안 그것을 실행하지 않으면, 당신은 그것을 멈출 때까지 실행됩니다. VHDL에서는 해상도 함수는 신호가이 소스에서 내몰릴 수 있습니다. 그것이 해결되는대로 VHDL에서 가장 좋은 예제는 std_logic입니다. 당신의 코드에서이 작업을 수행하는 경우 : slv을
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Richard Divakar Vemagiri
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[견적 = TrickyDicky; 862123] 시뮬레이션 분명하고, 실행하는 당신은 시간의 특정 기간 동안 그것을 실행하지 않으면, 당신은 그것을 멈출 때까지 실행됩니다. VHDL에서는 해상도 함수는 신호가이 소스에서 내몰릴 수 있습니다. 그것이 해결되는대로 VHDL에서 가장 좋은 예제는 std_logic입니다. 당신의 코드에서이 작업을 수행하는 경우 : slv을
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TrickyDicky
Guest
첫 번째 단계는 VHDL 잊어과 디지털 전자 제품의 기초를 배울 것입니다. 당신이 좀 더 파악있을 때, 당신은 회로를 설명하기 위해 VHDL을 사용할 수 있습니다.
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Richard Divakar Vemagiri
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사실, 이것이 내가 2-3 주 내에 마무리해야 내 프로젝트 중 하나입니다. 난 내가 먼저 VHDL 학습 시간을 보낼 수있다면 그리고 그것을 구현하려고 몰라!
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TrickyDicky
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그럼 당신은 조금 붙어있을 수 있습니다. 코드 때문에 다시 작성해야합니다.
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mrflibble
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순서에있을 마감 renegotiating의 예술의 작은 실제 응용 프로그램처럼 들리는 군.
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Richard Divakar Vemagiri
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함수 CONV_INTEGER은 (엑스 : : std_logic_vector) 안녕하세요, 전 값은 'i'를이 코드에 필요한 게 뭔지 알고 싶다는 것이 반환 정수 X'range 루프에서 나는에 대한 시작 --- 'X'표시로 전달되는 가치를 생각해 볼 수있다 유형의 std_logic_vector입니다 (0-2); 감사합니다.
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TrickyDicky
Guest
X는 7 downto 0 std_logic_vector 있었다면 그것은이 루프로 0 나도위한 것으로 고려 루프가됩니다 : 저는 7 downto 0 루프
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Richard Divakar Vemagiri
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안녕 TrickyDicky, 여러분의 게시물을 가져 주셔서 감사합니다. 하지만, 당신이 그것이 될 말한 방법으로 작동하지 X'range 찾을 수 있습니다. 나는 'X'표시를 std_logic_vector (0-2)을주고 루프 변수 'i'를, 나던 작업에 X'range 말. 하지만 "0-2 루프에 난 용"팻말을 대신한다면, 그것은 작동합니다. 난 어떤 라이브러리를 포함하거나 X'range 작품을 만들기 위해 다른 작업을 수행합니까?
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TrickyDicky
Guest
'범위 속성은 모든 배열에서 작동합니다. 당신은 당신에게 자신의 conv_integer 함수를 만드는거야? 이 함수는 이미 std_logic_unsigned / 서명 라이브러리에 존재합니다. 당신은 X'range 메신저가 뭔가 잘못한게없는 추측으로, 작동하지 않는 말을 어디에 코드를 게시하시기 바랍니다.