포트 매핑 및 신호 루프에서

[tj.diego]

안녕하세요 여러분! 내가 신호를 정의할 수있다면 아주 게으른 그리고 나는 8 비트 radix2 (고밀도)에서 kogge 돌의 하드웨어 기술 언어 코드를 쓰고, 난 궁금해서 내 인생 을 단순화하려는이기 때문에 난 다시 여기있어 그리고 루프에서 포트지도, 코드를 많이 작성하지 않도록하고, 또한 구현 indipendet는 비트의 개수를 형성하게! 감사합니다 사전에 추신 : 제가 코드와 나! [첨부 = 설정] 55549 [/ 첨부] [첨부] 55550 [/ 첨부]를 사용하고 그림을 첨부하여이 많군요

 

[permute]

- VHDL의 블록을 생성 또는 genvar의 Verilog에있는 블록을 생성 조사. Verilog는 언어로 생성하는 해킹 동안 참고 VHDL은 논리적인 방식으로 행동을하기도합니다. 둘 다 어떤 방식으로 블록을 생성하는 중첩 가질 수 있지만 Verilog는 단일 블록의 genvar 밖에 모두를 정의합니다. VHDL 그냥 블록은 다른 블록 생성에 포함된 수 생성할 수 있습니다. VHDL에, 당신은 내부 사용뿐만 아니라위한 신호에게 상수를 정의할 수 있습니다. 프로세스도 생성 안에있을 수 있습니다. FPGA에의 용, 멋진 adders 거의 절대 그냥 사용 얻을 기본 통해 혜택을 제공, 명심 + B를 FPGA에 패브릭 아주 빨리 그들을위한 장소에 라우팅을 가지고 있기 때문에 멋진 adders은 주로 범용 라우팅을 사용해야하는 것은 이것입니다.