Aug 28, 2011 #1 D dBUGGER Guest 모두 안녕하세요, 허위 경로 또는 다중 사이클 경로, 주요 경로 등 같은 경로를 할당하는 방법 FPGA의 설계와 언제입니까? 우리는 어디서이 정보를 어떻게 지정합니까. , 안부 감사합니다
모두 안녕하세요, 허위 경로 또는 다중 사이클 경로, 주요 경로 등 같은 경로를 할당하는 방법 FPGA의 설계와 언제입니까? 우리는 어디서이 정보를 어떻게 지정합니까. , 안부 감사합니다
Aug 28, 2011 #2 T tut Guest 이러한 모든 제약은 제약 파일에 추가할 수 있습니다. 자일링스의 경우, 이러한 UCF (사용자 제약 파일)에 추가할 수 있습니다. 다음 링크를 도울 수 : http://toolbox.xilinx.com/docsan/xilinx7/books/data/docs/cgd/cgd0027_6.html http://toolbox.xilinx.com/ docsan/2_1i/data/common/sim/sim3_5.htm UR 알테라 / 기타를 사용하는 경우, 입력 제약 조건에 대한 사용자 안내서를 참조하십시오 .. 그것이 도움이 되었으면 좋겠 .. 터트 ..
이러한 모든 제약은 제약 파일에 추가할 수 있습니다. 자일링스의 경우, 이러한 UCF (사용자 제약 파일)에 추가할 수 있습니다. 다음 링크를 도울 수 : http://toolbox.xilinx.com/docsan/xilinx7/books/data/docs/cgd/cgd0027_6.html http://toolbox.xilinx.com/ docsan/2_1i/data/common/sim/sim3_5.htm UR 알테라 / 기타를 사용하는 경우, 입력 제약 조건에 대한 사용자 안내서를 참조하십시오 .. 그것이 도움이 되었으면 좋겠 .. 터트 ..
Aug 28, 2011 #3 J Johnson Guest dBUGGER : P & R 귀하의 합성 소프트웨어에서 그들을 할 필요가 전에. 어떤 synthesise 소프트웨어를 사용합니까?
