패 \ eonard0 제원 \ ASIC의 합성에

[eda_wiz]

안녕 모두,
좋은 레오나르도 스펙트럼 ASIC을 합성하는 방법입니다.전 스펙트럼에있는 작은 논리에 대한 괜

 

[gnomix]

난 이용해 LS 있지만 때마다 문제가 있었는 내가 그것을 사용하는 경험을하지 않았습니다.

이 솔루션은 심각한 합성 도구를
사용할 수있습니다
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />

 

[dspusr]

2003a_RC_9 (일 Pre -)을 출시 될 것으로 보인다.
하지만 Lic
2002e 위해 사용할 수없습니다.

 

[haifengyuyun]

어쩌면 그것이
다음 직류,하지만 그것이 얼마나 효과를 빠르게?

 

[Zerox100]

dspusr 썼습니다 :

2003a_RC_9 (일 Pre -)을 출시 될 것으로 보인다.

하지만 Lic 2002e 위해 사용할 수없습니다.

 

[Guest]

[No message]

 

[RTL2GDSII]

이 게이트 수를 항상 혼란있다.
다른 도구를 다른 기준이다.

 

[Guest]

이제 알테라 ACEX1K50에 대한 개발을위한 1 년 반 동안 레오나르도 스펙트럼을 이용하고있다.나는이 도구를 유용하게 말할 것이다; 일부 기능 --- 다른 -와 - 너무없습니다.소스 코드를 VHDL 동안 나는 내 특정 구성에서는 물리적 레이아웃에 대한, 인해 MAX II 플러스를 사용합니다.조합은 레오나르도 및 MAX 물리적 요소의 느슨한 추적 <-> VHDL 소스 코드를 완전히 내게로와,
정말 바닥 악몽 기획되었다.난 우주와 아무 문제가 없었다, 그러나 속도가 문제가 있었어요 그래서 수동 최적화가 필요했다.

결국에는 내가
엄마를 사용하도록 변환 (에서) rtus II에 2.2, 그리고 원래 VHDL 컴파일러.이제 VHDL과 바닥은 훨씬 더 사이의 연결을 볼 수있습니다.물론, 엄마 (에) 훨씬 더 잘 rtus "타이밍 클로저"인해
MAX II 플러스 기능보다 floorplanning 어쨌든있다.

레오나르도에서
내가 뭘 그리워 "내가 블록에 사용되는"물건, - 도식 수준 설명서 설계도가 생성됩니다.생성된 논리와 grazy 노드과 당기 이름 레오나르도에 의해 생성된 그러나 좋지 않아 -> EDIF 파일 -> MAX는 최대의 저주했다.다소 비효율적인 코드 생성 재미도 아니었다.거기에 차이가 있지만 많지 않았다.

때문에 사용 할 수있는 유일한 VHDL ->의 FPGA 컴파일러 위에 언급된 사람들이 내가 어떤 다른 시스템에 대해, 레오나르도 비교할 수없는 것이다.그리고 나는 결심을받을 레오나르도 스펙트럼의 엄마의 부탁에
제거 (에서) rtus II에
2월 2일
그리고 난,
내 대상으로가 아니라 ASIC의 FPGA를했다.하지만, 일부는 멋진 합성 grazyness의 레오나르도에 대한 모든 인스턴스에서 유효한 것 같다.몇 가지 경우에는 논리가 꽤 아니었어요!하지만 내 기술 종속 라이브러리 네, 그래서 야생 게이트 셀 라이브러리를 구현하는 어떤 연관이있는 것, 너무 동등되지 않았다.

테드