파일> VHDL의 합성 레이아웃의 물리적 방법 생성

[anandkris84]

나는 비전 라이브러리를 사용하여 Synopsys의 디자인이 합성 VHDL 파일을 nm의와 TSMC의 180.
이제, 내가 그렇게하고자 Virtuoso.How을 케이던스 구조도를 사용하여 수 있을까요?

 

[nav_vlsi]

그래, 그것은 있지만 생성 가능한 배선도를,이 방법의 수정 프로그램입니다 더러운.

(사람 스승 도구 Calibre의) ver2lvs를 호출해야합니다 유틸리티.그것은 CDL 또는 변환합니다 Verilog 네트리스트를 정맥 주사.지금 당신은 회로도를 얻을 수 거장 편집기 / 읽는데에 종지 CDL이 가져올 수 있습니다.

일단 심각한 단점은 추한 귀하의 진짜 보여 설계도는 것입니다.모든 트랜지스터가 서로 다른 방향에 던져질 것입니다 수 있습니다.

- 항법

 

[Guest]

[No message]

 

[anandkris84]

그래, 나는 장소와 경로 도구 (케이던스 만남)을 사용 후 거장 레이아웃에있어