파이프라인 ADC는 케이던스의 한 모델을 Verilog를 사용하여

[steadymind]

안녕,

내가하는 노력을 시뮬레이트 오전 10 비트 80ms / 파이프라인 스위치와 앰프를 사용하는 ADC를위한 모델을 Verilog,하지만 그렇게되면 난 단지 주변 얻을 30dB 출력 코드와 음모 FFT 난 압축을 풉니다.진입로로 난 그들을 시험 사용하여 누락된 코드가 확인 안돼 출력 코드가 잘됩니다.

난 다른 입력 주파수와 다른 샘플링 주파수에 대해이 시도했습니다.
매번 제가 28와 30dB 사이의 값을 얻을.

아무도 왜 이런 일이 일어나고있는 설명할 수있다.

감사합니다

 

[JoannesPaulus]

난
당신을 "문제 : 당신이 당신의 샘플링 클럭 성명에서 샘플링 시간의 정확성을 설정해야"지터가 거라 믿어요.

 

[steadymind]

넵.나는 이상적인 클럭 소스와 함께 노력하고 거기 클럭 생성기를 사용하여 그 결과에 아무런 영향을 것 같다.

난 그 이론적 지터 아니지만 이상적인 클럭 소스를 사용하면 귀하의 SNR을 영향을 미칠 수있는 것에 동의합니다.

 

[JoannesPaulus]

나는 시계를 소스 코드에 대해하지만 Verilog - 샘플링 성명 오히려 얘기는 아니라고.난 당신처럼 뭔가를 사용하는 것 같아요 :

analog_begin
@ ((CLK) (브이 십자가 - VTCLK, 1.0), time_tolerance, expr_tolerance)
Vout = 브이 (인디애나);
브이 (요망) < Vout;
끝

time_tolerance있는 최대의 시간 간격을 무시하게 고려하는 긍정적인 가치와 상수 표현이다.

가장 큰 차이는 무시할 수 expr_tolerance 고려는 긍정적인 가치와 상수 표현이다.면, expr_tolerance을 지정하고 time_tolerance 둘 다 만족해야합니다.expr_tolerance 지정하지 않는 경우, 시뮬레이터 자체 reltol 매개 변수의 값을 사용합니다.올린날짜 오십팔초 후 :나는 시계를 소스에 대해 있지만 오히려 샘플링 Verilog에서 진술 - 코드 샘플 및 개최에 대한 얘기는 아니라고.난 당신처럼 뭔가를 사용하는 것 같아요 :

analog_begin
@ ((CLK) (브이 십자가 - VTCLK, 1.0), time_tolerance, expr_tolerance)
Vout = 브이 (인디애나);
브이 (요망) < Vout;
끝

time_tolerance있는 최대의 시간 간격을 무시하게 고려하는 긍정적인 가치와 상수 표현이다.

가장 큰 차이는 무시할 수 expr_tolerance 고려는 긍정적인 가치와 상수 표현이다.면, expr_tolerance을 지정하고 time_tolerance 둘 다 만족해야합니다.expr_tolerance 지정하지 않는 경우, 시뮬레이터 자체 reltol 매개 변수의 값을 사용합니다.