파이프라인과 루프 회로

[davyzhu]

안녕하세요,

내가 요구 사항을 타이밍에 말했 그 큰 만족 휴식 될 combinational 논리가 수 FF로로 디 -.나는 아래의 스타일을 가지고 사용하는 그것을 일주일에 의해 Verilog 보면 수도 있습니다.

하지만 시뮬레이션이 모두가 잘못된 것 같다합니다.내가 신호도의 검사를 모두 다시 찾은 내 루프에 여러 저기 data_tmp 회로에 영향을 미칠 및.
수동인가요 Verilog 또는 VHDL 거기에 대한 참조와 루프 회로 파이프라인에 어떻게에?감사합니다.

----.....---(의 data_tmp )--->[ 디 - FF로 ]--->( 데이터 )----|
^--------------------하기 | 루프 ------------------------//-----------------------------
/ / 파이프라인 Verilog로
//-----------------------------
) 논리를 할당 data_tmp = (커다란 combinational;

항상 @ (posedge CLK) / / 수정
면 (재설정)
데이터 <= 0;
다른 사람
데이터 <= data_tmp;

//----------------------------
/ / 끝
//----------------------------

참고 : 미안, 게시물이 posedge 잊어.하지만 내 소스 파일과 posedge을 가지고 결과가 잘못되었습니다.

감사합니다

데비
에 마지막으로 수정한 시간에 2004년 12월 26일 16시 31분; 편집 1 davyzhu 총

 

[Guest]

FF로가 민감한 회로입니다.
CLK "로 다음과 같은"초조 "전"추가
항상 @ (posedge CLK)

 

[spauls]

당신은 시계 또는 negedge posedge 수 있습니다 방아쇠 당신도 함께 FF로를

 

[Guest]

[No message]

 

[wein]

때문에 귀하의 코딩 스타일은 기본 설계를 래치
당신이 변경할 수 있습니다

) 논리를 할당 data_tmp = (커다란 combinational;

항상 @ (posedge CLK)
시작
면 (재설정)
데이터 <= 0;
다른 사람
데이터 <= data_tmp;
끝