테스트 벤치를 생각 8월

[Meenz]

안녕,

시스템 Verilog에 새로운입니다.오전 셈이에요 코어 시스템 Verilog a 결핵의 I2C를 사용하여 개발합니다.다른 사람이 함께하는 방법에 대한 아이디어를 제안 abt 가고, 시겠어요
본질적으로 얼마나 제약 및 기능적 커버 랜덤 a 결핵 사용한 개발을 알고 싶습니다.그것을 할 수 있습니까?제발 도와주세요

또한 만약 누군가가 비슷한 문제를 공유할 수있는 테스트 벤치가 나와주십시오
어떤 도움을 깊이 감사합니다

안부
Meenz

 

[mssajwan]

안녕하세요,
이건 분명히 SV를 사용하여 개발된 날 수있습니다.
하지만 그 코드를 공유할 수없습니다 다.
난 자네가 아이디어를 제공할 수있습니다.
송신기와 수신기 모델을 확인하기 위해 검사를 위해 수신기는 시리얼 프로토콜 이후, devlop 송신기 모델.
예를 들어, 당신은 그것의 부분을 점검하고있다 Trnasmitter 겠지.은 RTL (상점이 데이터를 어딘가에 어떤 데이터를 제공), 데이터 colect 얼린하여 Rx 모델은 RTL과 황금 데이터와의 비교 전송 난 대기열 즉 SV.
그것의 부분을 위해 할 수있는 수신기 같은 유.

Rgds
만모한