테스트하는 방법 다이버 verilog에서 I / O 포트 vhdl 블록을 강제로

[howardc]

안녕 모두, 제가 verilog 테스트 다이버를 쓰고 싶어요. 하지만 내 디자인, VHDL 블록이 있습니다. ;하지만, 얼마나 layer2는 VHDL 블록 때 억지로 top0.layer1.layer2.output1 = 1'b1 : 모든 디자인은 verilog로 코딩하는 경우, 우리는 아래로 신호를 강제 수 있습니까? 누군가는이 잘 알고있다면, 감사합니다, 도와주세요.

 

[nand_gates]

통해 UR은 ncsim를 사용하는 경우 다음 $위한 방법으로 검색 nc_mirror있다. 는 항상 통해 UR 환경에서 VHDL과 Verilog 공존을 가지고 고통스러운!

 

[aji_vlsi]

안녕, 모두 안녕 [인용 = howardc], 나 verilog 테스트 다이버를 쓰고 싶어요. 하지만 내 디자인, VHDL 블록이 있습니다. 모든 디자인은 verilog로 코딩하는 경우, 우리는 아래와 같이 신호를 강제 수 있습니다 : 무력을 top0.layer1.layer2.output1 = 1'b1; [/ 견적] 일반적으로 이것은 제외하고, 한 verifiction을 위해 무력을 사용 낙담 스타일 일부 모서리 케이스 인치 [견적]하지만 layer2는 VHDL 블록 때 수행하는 방법? 누군가는이 잘 알고있다면, 감사합니다, 도와주세요. 당신이 도구를 사용하는 방법을 제공 시뮬레이터에 따라하고 [/ 인용]. 노스캐롤라이나 : NC_MIRROR 벤처 투자자 : HDL_XMR MTI : 신호 스파이 Aldec : 신호 에이전트 (또는 어떤 것을 유사). [홈페이지]에 www.noveldv.com을 / 에다 / probe.tgz의 [/ : 우리는 쉽게, 필요한 경우 강제로 볼 확장될 수 있습니다, "프로브"부분에 대해서만하지만, 결핵 코드 도구는 독립 유지에 다시 긴 래퍼를 썼어요 URL】 HTH Ajeetha는 CVC는 [국가의 URL] [/ URL을]을 www.noveldv.com

 

[howardc]

안녕 nand_gates과 aji_vlsi, 답장을 보내주셔서 감사합니다. [인용 = aji_vlsi] 안녕하세요,, 도구 방법을 제공 사용하는 시뮬레이터에 따라 다릅니다. 노스캐롤라이나 : NC_MIRROR 벤처 투자자 : HDL_XMR MTI : 신호 스파이 Aldec : 신호 에이전트 (또는 어떤 것을 유사). [홈페이지]에 www.noveldv.com을 / 에다 / probe.tgz의 [/ : 우리는 쉽게, 필요한 경우 강제로 볼 확장될 수 있습니다, "프로브"부분에 대해서만하지만, 결핵 코드 도구는 독립 유지에 다시 긴 래퍼를 썼어요 URL】 HTH Ajeetha는 CVC는 [홈페이지]에 / 견적] 안녕 aji_vlsi, 전 / 홈페이지] / 에다 / probe.tgz의 [[홈페이지]에 www.noveldv.com에 액세스할 수 없습니다 [/ 홈페이지]에 [를 www.noveldv.com. 전 노스캐롤라이나 및 벤처 투자자의 시뮬레이션을 모두 실행하고 싶다면, 내가 "신호 스파이"를 사용해야합니까? 당신은 내게 간단한 예제를 줄 수 있습니다. top.layer1.lasyer2.layer3.signal 모듈 top/layer1/layer2 verilog로 코딩을하고 있습니다. 오직 layer3 VHDL에 있습니다. 감사합니다.

 

[aji_vlsi]

[인용 = howardc] 안녕 aji_vlsi, 나는 [/ 홈페이지] / probe.tgz의 / 에다 [홈페이지]에 www.noveldv.com에 액세스할 수 없습니다. [/ 인용]는 나중에 해결됩니다. 내가 시뮬레이션을 모두 노스캐롤라이나 및 벤처 투자자는, 내가 "신호 스파이"를 사용해야 실행하려는 경우 [이 견적]을? 당신은 내게 간단한 예제를 줄 수 있습니다. 각각의 덕을 읽고, 그들은 심지어 자신의 설치 영역에서 준비 만든 예제를 함선 - [/ 인용] 자신이 도움을 주시기 바랍니다. Ajeetha, CVC는 [홈페이지]는 [/ URL을]을 www.noveldv.com