타이밍 지연 - 컴파일러 지시어 delay_mode_zero

[sujithchakra]

안녕하세요,

내가 네트리스트를 합성 디자인 ()는 전 기능 및 컴파일러 지시어 내용 delay_mode_zero 사용하여 시뮬레이션을 사용 케이던스 노스캐롤라 - Verilog를 해결하는 것 같았다.이제 디자인 및 시뮬레이션 사용하고 자일링스, ISE를 합성할 수 있습니다.여기서 두 가지 질문이 있습니다.1) 어떻게 자일링스 수있는 내가 시뮬레이션 합성 디자인 (지원시기 지연을 무시 네트리스트)하지 않을 자일링스, ISE 때문인데, 지시자는 컴파일러 delay_mode_zero 내용.

2) 지연 어떤 타이밍 무시하지 않고해야합니다 내가 할 수 있도록 네트리스트를 시뮬레이트 내가 디자인 작업을?

제발 도와줍니다.

감사합니다,
Sujith 차크라

 

[rjainv]

, 2 질문에 답하기

- 맞는 디자인을 설계 받아
- backannotate 자위대 (STA 도구를 생성하여) 시뮬레이터로
- 블록 수 있도록 그 표준 셀 지정 / 수표로 단편 해석을 모두 가지고 모델
- 활성화에 시뮬레이터 검사 타이밍 (그래서 그 시뮬레이터 출력을 손상)을 지정로 언급 수표 당 차단합니다.

 

[sujithchakra]

답변 감사합니다 빨리 당신에게 rjainv를위한.내가 "이해하지 못했다 회신에 데려가"디자인을 만족하는 디자인.수 분명히 더 있나?어느 시뮬레이터에 대해 얘기하는 당신은?ISE인가 그것은 자일링스?나 FPGA를 그것을 구현하는 자일링스, ISE를 사용하여 10.1를 시뮬레이트하기 위해 노력하고있어.제발 도와줍니다.

Sujith 차크라

 

[Guest]

[No message]

 

[rjainv]

나는 실패의 의미 것이다 시뮬레이션과) STA 도구를 설계해야 주석을 만날 타이밍 후 시뮬레이션 (당신의 그 위반 행위에 어쨌든 것이 당신이 달리에서 STA 도구 참조 자위대를 생성 동일합니다.

어떤 유일한 - VCS / 노스캐롤라이나 - Verilog / Modelsim 등 모든 backannotation, 자위대 지원 스위치 / 옵션가되므로 다른 시뮬레이터 수 있습니다.

나는 이세 자일링스에 근무하지,하지만 난 backannotation을 자위대의 지원을 바라고있어도 그렇지.하지만 도구부터 통합이 지연 수의 타이밍 시뮬레이션 방법을 똑똑주고 당신에게.

 

[sujithchakra]

rjainv 회신 감사합니다 당신을 위해.내가보고 언급한다 시도하고 당신이.

감사합니다,
Sujith 차크라