-"타이밍 제약

[pwq1999]

내가 SPI는 포트와 플래시를 읽고 코드를 작성합니다.내가 사용하는 signalTap II에, 그리고 지금 encount 문제.
때, signaltap 신호 세의 일부를 변경하고 다시 합성, 내 디자인을 코드의 변화와 함께,하지만 때로는 데이터가 오른쪽에, 때로는 잘못 읽고 읽을 수있습니다.그리고 signaltap II에, 그 각각의 합성 이후, 플래시에서 신호의 지연 시간이 변수를 확인할 수있습니다, 전 일정 시간이 안된다고, 내가 어떻게해야할지 모르겠어!

누가 나 좀 도와 줄래?
미리 감사합니다!

 

[Guest]

[No message]

 

[mmarco76]

당신은 지금 주어진 시간 제약이 있나요?
Mybe 오류 타이밍을했습니다 그리고 때로는 나쁜 결과와 다른 좋은 하나를 보는 이유가있습니다.

나는 당신이 그것을 생성할 같은 시계, 오른쪽과 탭 신호로 신호를 찾고 있어요 알고 있어요?

 

[pwq1999]

아마도 신호 플래시 난에서 나오는 연기가보기 원하는, 그리고 내가 얼마나 많은 시간이 제약 조건을 어떻게해야할지 모르겠다.난 지연 또는 이하의 신호 때 플래시 및 FPGA로 나오는 연기합니다.
내가 PLL을 2 배 클럭을 생성, 사용 및 예제 데이터 나는 그것을 사용하여 신호를 tapII에서 볼 싶어요.

답장을 보내주셔서 감사합니다!당신은 내 제안을 어떻게 할건가 시간에 제약을 줄 수있습니다 (시) rtus 2.

 

[j_andr]

인용구 :

어떻게 할건가에 (시) rtus 시간 제약을

 

[pwq1999]

대단히 감사합니다, 나는 당신이 무엇을 설명하는가 지금은 내가 그것을 볼 수있는대로.
다시 감사합니다!