Mar 6, 2012 #1 N nemolee Guest 선생님, 당신이 타이밍은 FPGA의 sythesis 및 P & R 툴을 통해 우리가 sythesis 우리의 RTL 코드를 후에 변경되어 매우 자주 만나 봐라. 어떻게 상황에서이 조건을 방지합니까? 감사합니다.
선생님, 당신이 타이밍은 FPGA의 sythesis 및 P & R 툴을 통해 우리가 sythesis 우리의 RTL 코드를 후에 변경되어 매우 자주 만나 봐라. 어떻게 상황에서이 조건을 방지합니까? 감사합니다.
Mar 6, 2012 #2 V vivek Guest 안녕하세요 U 변경 UR RTL 이것은 당신이 콤보 로직을 추가할 때는 특히 일이 바인딩된 때마다 bfore 합성 경우. 또한 군터 P & R 노력 수준과 같이 도구 매번에 동일한 옵션을주지 않도록하십시오.
안녕하세요 U 변경 UR RTL 이것은 당신이 콤보 로직을 추가할 때는 특히 일이 바인딩된 때마다 bfore 합성 경우. 또한 군터 P & R 노력 수준과 같이 도구 매번에 동일한 옵션을주지 않도록하십시오.
